build.plat: elaborate result of create_missing_domain() against platform.

Before this commit, the result was elaborated without platform, which
caused generic implementation of e.g. ResetSynchronizer to be used.

build.plat: don't create default sync domain as reset-less.

build.plat,vendor: always synchronize reset in default sync domain.

This change achieves two related goals.

First, default_rst is no longer assumed to be synchronous to
default_clk, which is  the safer option, since it can be connected to
e.g. buttons on some evaluation boards.

Second, since the power-on / configuration reset is inherently
asynchronous to any user clock, the default create_missing_domain()
behavior is to use a reset synchronizer with `0` as input. Since,
like all reset synchronizers, it uses Signal(reset=1) for its
synchronization stages, after power-on reset it keeps its subordinate
clock domain in reset, and releases it after fabric flops start
toggling.

The latter change is helpful to architectures that lack an end-of-
configuration signal, i.e. most of them. ECP5 was already using
a similar scheme (and is not changed here). Xilinx devices with EOS
use EOS to drive a BUFGMUX, which is more efficient than using
a global reset when the design does not need one; Xilinx devices
without EOS use the new scheme. iCE40 requires a post-configuration
timer because of BRAM silicon bug, and was changed to add a reset
synchronizer if user clock is provided.

back.rtlil: don't crash legalizing values with no branches.

Fixes #239.

back.rtlil: avoid unsoundness for division by zero.

Fixes #238.

hdl.ast: prohibit signed divisors.

See #238.

build.dsl: accept Pins(invert=True).

The PinsN() form is still preferred, but Pins(invert=) form is useful
for code generic over pin polarity.

hdl.ast: don't crash on Mux(<bool>, ...).

Fixes #240.

back.rtlil: don't cache wires for legalized switch tests.

This causes miscompilation of code such as:

  r = Array([self.a, self.b])
  m = Module()
  with m.If(r[self.s]):
      m.d.comb += self.o.eq(1)
  return m

back.rtlil: sign of rhs and lhs of ${sshr,sshl,pow} don't need to match.

back.rtlil: it is not necessary to match binop operand width.

rpc: add public Records as module ports.

rpc: add support for Yosys RPC protocol.

hdl.ast: actually implement the // operator.

hdl.dsl: add a diagnostic for `m.d.submodules += ...`.

hdl.mem: remove WritePort(priority=) argument.

The write port priority in Yosys is derived directly from the order
in which the ports are declared in the Verilog frontend. It is being
removed for several reasons:
  1. It is not clear if it works correctly for all cases (FFRAM,
     LUTRAM, BRAM).
  2. Although it is roundtripped via Verilog with correct simulation
     semantics, the resulting code has a high chance of being
     interpreted incorrectly by Xilinx tools.
  3. It cannot be roundtripped via FIRRTL, which is an alternative
     backend that is an interesting future option. (FIRRTL leaves
     write collision completely undefined.)
  3. It is a niche feature that, if it is needed, can be completely
     replaced using an explicit comparator, priority encoder, and
     write enable gating circuit. (This is what Xilinx recommends
     for handling this case.)

In the future we should extend nMigen's formal verification to assert
that a write collision does not happen.

back.rtlil: fix handling of certain nested arrays.

This triggers on code like:

c1 = Signal()
c2 = Signal()
c3 = Signal()
v1 = Array([Const(1, 8), Const(2, 8)])[c1]
v2 = Array([Const(3, 8), Const(4, 8)])[c2]
v3 = Array([v1, v2])[c3]

Fixes #226.

build.plat: strip internal attributes from Verilog output.

Although useful for debugging, most external tools often complain
about such attributes (with notable exception of Vivado). As such,
it is better to emit Verilog with these attributes into a separate
file such as `design.debug.v` and only emit the attributes that were
explicitly placed by the user to `design.v`.

This still leaves the (*init*) attribute. See #220 for details.

build.plat,lib.cdc,vendor: unify platform related diagnostics. NFC.

lib.cdc: specify maximum input delay in seconds.

Since we use hertz elsewhere, this provides for easy conversions.

Also, cast the delay to string before applying it in xilinx_7series,
to avoid stripping the fractional digits.

Closes #234.

vendor.xilinx_spartan_3_6: explain why ASYNC_REG is used. NFC.

vendor.lattice_ecp5: correct a typo in tristate buffer generation

vendor.xilinx_7series: apply false path / max delay constraints.

vendor.xilinx_7series: simplify. NFC.

vendor.xilinx_7series: override reset synchronizer.

lib.cdc: add diagnostic checks for synchronization stage count.

lib.cdc: expand ResetSynchronizer documentation.

Loosely based on work by @Wren6991.

lib.cdc: avoid modifying synchronizers in their elaborate() method.

vendor.xilinx_spartan_3_6: override reset synchronizer.

README: add a section on migrating from Migen.

lib.cdc: MultiReg→FFSynchronizer.

Fixes #229.

hdl.ast: cast Mux() selector to bool if it is not a 1-bit value.

Fixes #232.

back.rtlil: give predictable names to anonymous subfragments.

This is required for applying constraints to clocks in anonymous
subfragments in build.plat.

lib.fifo: handle depth=0, elaborating to a dummy FIFO with no logic.

hdl.mem,lib.fifo: use keyword-only arguments for memory geometry.

Fixes #230.

hdl.mem: simplify. NFC.

hdl.ast: make Signal(name=) a keyword-only argument.

Almost no code would specify Signal(_, name) as a positional argument
on purpose, but forgetting parens and accidentally placing signedness
into the name position is so common that we had a test for it.

lib.fifo: change FIFOInterface() diagnostics to follow Memory().

lib.fifo: round up AsyncFIFO{,Buffered} depth to lowest valid value.

Unless exact_depth=True is specified.

The logic introduced in this commit is idempotent: that is, if one
uses the depth of one AsyncFIFOBuffered in the constructor of another
AsyncFIFOBuffered, they will end up with the same depth. More naive
logic would result in an unbounded, quadratic growth with each such
step.

Fixes #219.

lib.fifo: make simulation read() and write() functions compat-only.

These functions were originally changed in 3ed51938, in an attempt
to make them take one cycle instead of two. However, this does not
actually work because of drawbacks of the simulator interface.

Avoid committing to any specific implementation for now, and instead
make them compat-only extensions.

hdl.rec: fix using Enum subclass as shape if direction is specified.

Also improves error messages.

Fixes #224.

hdl.rec: allow using Enum subclass as shape.

Fixes #223.

lib.fifo: add more compatibility shims.

Some downstream code was broken by renames in da4b810f.

vendor.lattice_ice40: fix required tool list for iCECube2. NFC.

vendor.lattice_ecp5: simplify quoting. NFC.

See commit ee1ad2da.

build.plat: restrict design names to alphanumeric to avoid quoting issues.

vendor.lattice_ice40: add iCECube support.

This also makes some iCE40 and ECP5 overrides more consistent.

build.res: simplify clock constraints.

Before this commit, it was possible to set and get clock constraints
placed on Pin objects. This was not a very good implementation, since
it relied on matching the identity of the provided Pin object to
a previously requested one. The only reason it worked like that is
deficiencies in nextpnr.

Since then, nextpnr has been fixed to allow setting constraints on
arbitrary nets. Correspondingly, backends that are using Synplify
were changed to use [get_nets] instead of [get_ports] in SDC files.
However, in some situations, Synplify does not allow specifying
ports in [get_nets]. (In fact, nextpnr had a similar problem, but
it has also been fixed.)

The simplest way to address this is to refer to the interior net
(after the input buffer), which always works. The only downside
of this is that requesting a clock as a raw pin using
    platform.request("clk", dir="-")
and directly applying a constraint to it could fail in some cases.
This is not a significant issue.

build.plat: NMIGEN_<toolchain>_env→NMIGEN_ENV_<toolchain>

This is more consistent with other environment variables nMigen uses.

lib.fifo: update docs. NFC.

hdl.ast: update docs. NFC.

lib.fifo: simplify. NFC.

lib.fifo: fix doc typo. NFC.

lib.fifo: work around Yosys issue with handling of \TRANSPARENT.

Because of YosysHQ/yosys#1390, using a transparent port in AsyncFIFO,
instead of being a no-op (as the semantics of \TRANSPARENT would
require it to be in this case), results in a failure to infer BRAM.

This can be easily avoided by using a non-transparent port instead,
which produces the desirable result with Yosys. It does not affect
the semantics on Xilinx platforms, since the interaction between
the two ports in case of address collision is undefined in either
transparent (WRITE_FIRST) or non-transparent (READ_FIRST) case, and
the data out of the write port is not used at all.

Fixes #172.

hdl.mem: use 1 as reset value for ReadPort.en.

This is necessary for consistency, since for transparent read ports,
we currently do not support .en at all (it is fixed at 1) due to
YosysHQ/yosys#760. Before this commit, changing port transparency
would require adding or removing an assignment to .en, which is
confusing and error-prone.

Also, most read ports are always enabled, so this behavior is also
convenient.

vendor.lattice_{ecp5,ice40}: allow clock constraints on arbitrary signals.

Fixes #88.

hdl.ast: rename `nbits` to `width`.

Also, replace `bits, sign = x.shape()` with more idiomatic
`width, signed = x.shape()`.

This unifies all properties corresponding to `len(x)` to `x.width`.
(Not all values have a `width` property.)

Fixes #210.

vendor.xilinx_{7series,spartan3_6}: specialize MultiReg.

Vivado/ISE would otherwise infer an SRL16 from a MultiReg in some cases.

setup: improve repository detection.

setup: add setuptools dependency.

test.test_lib_fifo: fix typo.

back.pysim: fix simulation of Value.xor().

hdl.{ast,dsl}: add Signal.enum; coerce Enum to Value; accept Enum patterns.

Fixes #207.

hdl.ast: add Value.matches(), accepting same language as Case().

Fixes #202.

hdl.dsl: improve error messages for Case().

hdl.ast: add Value.xor, mapping to $reduce_xor.

Fixes #147.

hdl.ast: add Value.{any,all}, mapping to $reduce_{or,and}.

Refs #147.

lib.fifo: adjust for new CDC primitive conventions.

Fixes #97.

lib.fifo: adjust properties to have consistent naming.

build.plat: bypass tool detection if NMIGEN_*_env is set.

It's not practical to detect tools within the toolchain environment
for various reasons, so just assume the tools are there if the user
says they are.

Before this commit, the tools would be searched outside the toolchain
environment, which of course would always fail for Vivado, ISE, etc.

vendor.xilinx_7series: Vivado requires bash on *nix as well.

hdl.mem: use keyword-only arguments as appropriate.

lib.fifo: make fwft a keyword-only argument.

Because it accepts a boolean.

lib.fifo: remove SyncFIFO.replace.

This obscure functionality was likely only ever used in old MiSoC
code, and doesn't justify the added complexity. It was also not
provided (and could not be reasonably provided) in SyncFIFOBuffered,
which made its utility extremely marginal.

README: update Yosys version requirement.

lib.cdc: make domain properties private.

It is not correct to access domain properties from user code, because
it will not match the reality if DomainRenamer has been applied to
the module.

lib.io: style. NFC.

lib.cdc: adjust ResetSynchronizer for new CDC primitive conventions.

Refs #97.

lib.cdc: adjust MultiReg for new CDC primitive conventions.

Refs #97.

build.plat,vendor: allow clock constraints on arbitrary signals.

Currently only done for Synopsys based toolchains (i.e. not nextpnr).

Refs #88.

back: return name map from convert_fragment().

hdl.ast: warn if reset value is truncated.

Fixes #183.

vendor.lattice_ecp5: pass ecppack_opts to ecppack.

hdl.ast: check type of Sample(domain=...).

Fixes #199.

hdl.dsl: add Default(), an alias for Case() with no arguments.

Fixes #197.

hdl.mem,lib,examples: use Signal.range().

hdl.ast: add Signal.range(...), to replace Signal(min=..., max=...).

Fixes #196.

Remove nmigen.lib from prelude.

Currently it's just MultiReg, and there's no particularly good reason
to privilege this specific CDC primitive so much.

Fix .gitignore.

setup: replace versioneer with setuptools_scm.

Has the same problems with git-archive but is much less invasive.

hdl.ast,back.rtlil: implement Cover.

Fixes #194.

hdl.cd: add negedge clock domains.

Fixes #185.

_toolchain,build.plat,vendor.*: add required_tools list and checks.

vendor.lattice_ecp5: drive GSR synchronous to user clock by default.

Fixes #167.

build.dsl: allow both str and int resource attributes.

test.tools: use _toolchain.get_tool.

_toolchain: new module, for injecting dependencies in e.g. Nix.

back.verilog: bump Yosys version requirement to 0.9.

Fixes #55.

vendor.lattice_ecp5: revert default toolchain to Trellis.

This was unintentionally changed in 7fc1058e.

back.pysim: implement sim.add_clock(if_exists=True).