Generate all clocks for the DDR PHY

Use new bus API

s6ddrphy: prepare quilt

README

Use double quotes for all strings

Include Wishbone to ASMI bridge

tools: use install and /usr/local (as suggested by David Kuehling)

tools: remove bin2hex

libbase: blocking UART write if IRQs are enabled

software: shell from original BIOS

software: UART RX demo

uart: RX support

software: enable -Wmissing-prototypes

software: use the Clang/LLVM compiler

software: fix size_t and ptrdiff_t

software: remove unnecessary IRQ acks

LM32: make IP read-only and interrupt lines level-sensitive

software: interrupt driven UART working

sram: fix sub-word write

software: use new UART

top: connect UART IRQ

UART: use new bank API and event manager

BIOS: hello world

Update gitignore

Memory map

Add tools

flash: remove splash screens

software: dependencies the Werner way

Copy some software code from the original Milkymist SoC.
Libbase should keep its RAM usage to a minimum as it is meant to
be executed before the SDRAM is up and running. (Having lots of
code is OK though as we XIP from the flash)

sram: fix WE signal

Remove explicit bus names

Add on-chip SRAM

Use meaningful class names

Use new verilog.convert API

Wishbone: omit fixed LSBs

convtools -> tools

Convert -> convert

Use new syntax

uart: new design using FHDL and bank (TX only, incomplete)

32-device, 8-bit CSR bus

norflash tb: use get_fragment

Multiply system clock

clkfx module

Proper reset generation

Support the new FHDL syntax

Pay a bit more attention to PEP8

Initial import