get butterfly RADIX2 SVP64 example working, breaks the fpmadds one though

add in DFT test from Project Nayuki to verify results of butterfly schedule

change coefficients in FFT REMAP example so as not to get alternating zeros

when REMAP shape is zero, skip it in ISACaller.
also use srcstep only for FFT butterfly mode (for now)
bit of a hack

on FRS for FFT with REMAP use scheduled offset

add FFT REMAP butterfly unit test

add FFT SHAPE pseudocode in svremap, and a schedule in ISACaller

add FFT butterfly iteration to SVSHAPE REMAP class for ISACaller

when FFT madd detected, only enable VL offset in non-REMAP mode

add 2nd matrix multiply unit test with SV REMAP

fix ISACaller FFT-enable detection, fixes sv.fmadds, matrix multiply works

fix svremap field offsets

whoops, REMAP inverted

debug of SVP64 REMAP

debugging SVSHAPE for REMAP

add in use of SVSHAPE in ISACaller. untested (no damage done)

add redirection "steps" for REMAP purposes, to be set up manually
in ISACaller for now

add last_op_svshape flag to ISACaller

add svremap manual instruction (Primary Opcode 22, sandbox)

add SVSHAPE class, starting to add to ISACaller

add function to turn permute into an order list

update SVREMAP to match spec

add basic README for media tests

add temporary SV pseudocode

add TEMPORARY svremap form and instruction

re-enable accidentally-disabled sv ld/st tests

corrections to comments and map-reduce adds, wrong way round
(not a prefix-sum)

tab replacement

add some notes into imdct_standalone.c

morph imdct36 standalone c to look like it uses predication

loop can now be 5-long

add copy of imdct36 standalone c test

add extra offset for FRB, for FFT Cooley-Tukey twin mul/add-sub

add new SVP64 FFT twin multiply-and-accumulate unit test

add new (experimental) ffmadds and ffmsubs, for FFT twin mul-accumulate

override logic for getting FRS in SVP64 FFT mode

add FRS decode (2nd output) for SVP64 FFT FP mul-add in PowerDecoder2

change name to OP_FP_MADD to identify fmadd (etc)

comments on SVP64 LD/ST Mode detection

add SVP64 FFT mode to PowerDecoder, add CSV entries

add LD bit-reversed unit test
add LD/ST bit-reverse logic in ISACaller

comment out l*br pseudo-ops from power_enums.py

use If Elif in power_decoder conditions, a lot easier than switch/case

rename bit-reversed LDs to match v3.0B (strip "br")

move D const update to after picking up main input registers

identify SVP64 LD bit-reverse pattern as pseudo-assembler
rewrite it before it gets too far into SVP64Asm
morph any "sv.ldxxxxbr" into "sv.ld/br" and rewrite the fields

only set conditions in PowerDecoder2 for svp64 mode

update sv_analysis.py to match new CONDITIONs field in CSV files

rename svp64 bit-reversed LD instructions to not conflict with v3.0B

whoops SVP64 bit-rev LDs need to use SVD and SVDS immediate not D and DS

allow default decoder to be created with no col/row subset

add in Power Decoder conditions to select SVP64 bit-rev decoding

add "conditions" for PowerDecoder, basic test

remove svp64 ld/st decoder tree

must pass in conditions into Sub-decoders

search for CSV "Conditions", set to static (disabled) for now
conditions in CSV files activate an additional case statement

add major.csv LD operations with SVP64BREV condition

add PowerDecoder condition switches (untested, doesnt break anything)

was going to set 2nd decoder up through MUX but now too complicated
going to do "decoder conditions" instead

add extra CONDITION column to CSVs

whoops fix rounding error in mapreduce unit test

only add svdecldst in PowerDecoder2 or LDST PowerDecodeSubset

use PowerOp copy of PowerDecodeSubset in get_op
not the one in the "main" decoder.
in preparation for MUXing onto self.op

add "user_svp64_ldst_dec" flag to PowerDecodeSubset

use new PowerOp.like function in PowerDecoder, fix missing fields

use get_op on "internal_op" instead of self.dec.op in PowerDecoder2

do shorter-path detection of SVP64 LD/ST bitreverse mode
needs to be very quick, because the entire decode path is to be MUXED

tidy up PowerOp and rename svp64 ldst decoder creater

add comment about perfcounters

get op always using function PowerDecoder.op_get
need to mux this when doing SVP64 bitrev LD/ST detection

add PowerOp.like function to be able to duplicate a PowerOp

add SVP64 alternative LDST decoder (unused so far)

only add SVP64 bitreverse mode for LDs at the moment. ST would need 4 operands
add RC to PowerDecoder
add create_decode_svp64
sort out Forms and Const names in enums

add SVP64 LD/ST "bitrev" alternative CSV

add sv bitrev "major" CSV table

add start of bit-reverse mode for LD/ST to SVP64 encode/decode

looks like spec error on maddhd etc. should be a comma rather than fullstop

add mul-add to list of instructions

add ASCII art example to int predicated SVP64

add VL and srcstep to ISACaller namespace

add SHL64 helper function

add bitrev to pywriter autogenerator

add bitrev function to be used in LD-ST-bitrev FFT/DCT

better ways to do sign-inversion (without multiply which rounds)
also fix FP unit tests

add sign-inversion argument to FPMUL/DIV helpers

add comments for SVP64 FP FFT/DCT

add FFT/DCT to titles

add SV FP arithmetic in "Overflow" mode for FFT/DCT +/-

use SHL64 function for shift because "<<" operator doesnt exist in
v3.0B pseudocode syntax

add in bitreverse function call into svfixedload

add RC and SVD/SVDS-Form to svfixedload

add svfixedload.mdwn at correct place

add SVD-Form and SVDS-Form, variants of fixedload for SVP64

128 regs added to simulator - works

sigh cannot add comments at end of SV lines in SVP64 asm yet

increase number of registers to 128 in pypowersim

set regfile in ISACaller equal to length of initial variables

add mapreduce "reverse gear" unit tests
add svp64 assembly mode "/mrr" - mapreduce reverse
add non-reverse mapreduce unit test as well (pascal triangle)

add mapreduce "reverse gear" to PowerDecoder2. gets the reg num to
swap direction instead of 0..VL-1 it is VL-1..0

add decode of "reverse gear" in SVP64 reduce mode

add "reverse-gear" mode to mapreduce in SVP64