targets/kc705: fix csr address conflict on eth

add LiteX external core and remove ethmac

remove verilog and move mxcrg.v to misoclib/mxcrg

move lm32/mor1kx submodules to extcores

gensoc: call do_exit after SoC is built

gensoc: add csr_data_width and csr_address_width as parameters In some case we want to have mode than 32 CSR or and csr_data_width != 8

add setup.py

ethmac: improve testbenchs

fix cf92821 merge issue

gensoc: support user-defined CSR regions

gensoc: simplify WB address decoding

minicon: small simplifications

spiflash: BB write support

gensoc: fix align

minicon: fix use of phy phases

minicon: remove unused signals and fix indent

Refactor directory hierarchy of sdram phys and controllers

Minicon: small SDRAM controller

ethmac/last_be: remove fake signal (fixed in Migen)

ethmac: use new EndpointDescription API

ethmac: style/renaming

targets/kc705: avoid ddrphy/ethphy address conflict

new Ethernet MAC

README: remove compiler-rt download instructions

software: make compiler-rt a submodule

use new direct access on endpoints

remove trailing whitespaces

mor1kx: sync

uart: minor cleanup and fix

uart: split it and use dataflow

This make the code easier to understand and allow the reuse of UARTRX & UARTTX
on designs without CPU (e.g miscope).

update README with new Kintex-7 support

targets: add simple design (vendor agnostic and usable on all platforms with UART pins).

Designing a SoC with Migen is easy, but we have to provide a very simple design that can
be used on all boards with only 1 clock and 2 UARTs pins defined. This will encourage the
newcomer to invest time in Migen/MiSoC and see its real potential.

software: remove setjmp

libbase: use __builtin_setjmp and __builtin_longjmp

mor1kx: sync

spi_flash: simplify usage by removing cmd, cmd_width, addr_width parameters

sdram: merge DFII_PIX_RDDATA_SIZE and DFII_PIX_WRDATA_SIZE

bios: support DDR3 write leveling and read calibration. This makes the full DDR3 SODIMM work on the KC705.

sdramphy/initsequence: cleanup and expose DDR3 MR1 value

sdramphy/initsequence: clean up mr1/mr2 computation on DDR3 and enable Dynamic ODT

k7ddrphy: add bitslip control for incoming DQ

targets/kc705: add ddrphy to CSR map

bios: add sdrrderr

bios: add DQ filtering to sdrrd, add sdrrdbuf command

k7ddrphy: write leveling and read calibration support

k7ddrphy: do not register T at SERDES (fixes timing problem)

libcompiler-rt: add moddi3

k7ddrphy: update comment

k7ddrphy: decrease CAS latency to account for cmd/data flight time

k7ddrphy: suppress idiotic bitgen warning about ISERDES IOBDELAY parameter

targets/kc705: BIOS XIP

targets/ppro: reduce SPI flash clock frequency

targets/ppro: fix BIOS address

make.py: add set_flash_proxy_dir to flash-bios

targets/ppro: clean up indentation

k7ddrphy: fix read_latency (CL is 2 sys_clk since we use quarter rate)

k7ddrphy: set bitslip to 0 on ISERDESE2 (needed at least for sim)

k7ddrphy: add ODELAYE2 on dm path to match dq path (ODELAYE2 even configure with a delay of 0 generates a delay)

k7ddrphy: fix write_latency and take care of OSERDESE2 latency on oe

sdramphy/initsequence: fix and add format_mr0 function

k7ddrphy: add SERDES reset

lasmicon: fix reset_n level

flash_extra: use new programmer

make.py: do not use prog.needs_flash_proxy

mor1kx: sync

k7ddrphy: send rddata_valid on all phases

targets/kc705: integrate DDR3

bios/sdram: cleanup

bios/sdram: set ODT and RESET_N through DFII

dfii: drive ODT and RESET_N

lasmicon: drive ODT and RESET_N

lasmicon: add CWL to PHY settings

sdramphy/gensdrphy: fix rddata_en generation

sdramphy: initial K7 DDR3 support

sdramphy/bios: make sdrrd/sdrwr generic

sdramphy/initsequence: rewrite DDR3 initialization sequence

s6ddrphy: fix DFI interface data width computation

gensoc: add id for KC705

platforms/kc705: generate clocks for SDRAM

targets/ppro: use migen reset synchronizer

gensoc/cpuif: do not generate access functions for registers > 64 bits

targets/kc705: use PLL for clocking

mor1kx: sync

README: update

targets: add basic KC705

Keep only basic SoC designs in MiSoC

remove stale programmer.py

move programmer to mibuild

sdramphy: add init sequence for DDR3

Better UART baudrate generator, and testbench

This enables high speed (tested to 4Mbps) operation.

mor1kx: sync

style

crt-or1k: trim useless exception vectors

Merge branch 'master' of github.com:m-labs/misoc

Upgrade mor1kx. This fixes the UART bug that was due to IRQ 0 and 1 being non-maskable.

cpuif: remove limitations on csr data_width

make.py: add platform-option

libbase: remove crt during make clean

targets/simple: pass kwargs

crt0: remove macadress for or1k as well