software/libbase/spisdcard: add USE_SPISDCARD_RECLOCKING define to easily disable reclocking.

integration/soc/add_uart: add USB CDC support (with ValentyUSB core).

tools/litex_sim: simplify using uart_name=sim.

integration/soc/add_uart: add Model/Sim.

integration/soc/add_uart: cleanup.

build/tools: add replace_in_file function.

tools/litex_term: use 64 bytes as default payload_lengh (work for all confniguration) and add small delay between frames for FT245 FIFO.

The delay still need to be investigated.

bios/boot: update comments.

Merge pull request #437 from feliks-montez/bugfix/fix-serialboot-frames

flush rx buffer when bad crc and fix frame payload length

test/test_targets: remove versa_ecp3.

boards/targets: update SDRAM to use new GENSDRPHY and new ECP5PLL phase support.

boards/platforms: remove versa_ecp3 (ECP3 no longer supported).

build/lattice/diamond: remove ECP3 support. (ECP3 is not used and no longer interesting now that ECP5 has an open-source toolchain).

cores/clock/ECP5PLL: add phase support.

build/lattice/common: change LatticeECPXDDROutputImpl from ECP3 to ECP5.

Fix off-by-one error on almost full condition for prefetch

This causes a DRC error on the Xilinx tools when the prefetch
lines setting is 1. Don't know why this wasn't caught earlier,
but it just popped up in CI.

flush rx buffer when bad crc and fix frame payload length

soc/doc/csr: allow CSRField.reset to be a Migen Constant.

cpu/vexriscv/mem_map_linux: move main_ram to allow up to 1GB.

software/bios/boot/linux: move emulator.bin to main_ram and allow defining custom ram offsets.

targets: remove Etherbone imports.

targets: switch to add_etherbone method.

integration/soc: add add_etherbone method.

integration/soc/add_ethernet: add name parameter (defaults to ethmac).

targets: always use sys_clk_freq on SDRAM modules.

targets: fix typos in previous changes.

Merge pull request #436 from rob-ng15/master

Reclock spi sdcard access after initialisation

Merge pull request #435 from enjoy-digital/spi_master_clk_divider

soc/core/spi: add Clk Divider CSR (defaults to sys_clk_freq/spi_clk_f…

Reclock spi sdcard access after initialisation

Depends upon https://github.com/enjoy-digital/litex/pull/435

After initialising the card, reclock the card, aiming for ~16MHz (divider is rounded up, as slower speed is safer), but a maximum of half of the processor speed.

Tested with the card being clocked to 12.5MHz on de10nano

targets: switch to add_ethernet method instead of EthernetSoC.

targets: switch to SoCCore/add_sdram instead of SoCSDRAM.

soc/core/spi: add Clk Divider CSR (defaults to sys_clk_freq/spi_clk_freq).

targets/arty: use new ISERDESE2 MEMORY mode.

Merge branch 'master' of github.com/enjoy-digital/litex

Merge pull request #434 from rob-ng15/master

Use <stdint.h> to provide structure sizes

Use <stdint.h> to provide structure sizes

Use <stdint.h> for structure sizes

integration/soc: add add_spi_flash method to add SPI Flash support to the SoC.

targets/nexys4ddr: use LiteXSoC's add_spi_sdcard method.

integration/soc: add add_spi_sdcard method to add SPI mode SDCard support to the SoC.

Merge pull request #433 from gsomlo/gls-rocket-spisdcard

Support SPI-mode SDCard booting on Litex+Rocket (64bit) configuration

targets/nexys4ddr: add '--with-spi-sdcard' build option

platforms/nexys4ddr: add spisdcard pins.

Synchronize with litex-boards commit #57bcadb.

targets/nexys4ddr: make sdcard reset conditional

software/libbase/spisdcard: fix 4-byte FAT fields on 64-bit CPUs

On 64-bit architectures (e.g., Rocket), 'unsigned long' means
eight (not four) bytes. Use 'unsigned int' wherever a FAT data
structure requires a four-byte field!

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

Merge pull request #432 from esden/csr-doc-fix-int

Don't let python convert lane number to float.

Don't let python convert lane number to float.

While at it also:
* Don't multilane for reg >= 8 bit width.
* Only check if we should switch to multilane after finding min field width.

bios: make SPI SDCard boot configs other than linux-on-litex-vexriscv

When NOT on linux-on-litex-vexriscv, we load 'boot.bin' to MAIN_RAM_BASE,
and jump to it.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

bios/boot.c: cosmetic: re-indent spisdcardboot() for consistency

Merge pull request #431 from antmicro/hybrid-mac

litex_sim: add support for hybrid mac

software/libbase/bios: rename spi.c/h to spisdcard.h, also rename functions.

software/bios/main: revert USDDRPHY_DEBUG (merge issue with SPI SD CARD PR).

Merge pull request #429 from rob-ng15/master

SPI hardware bitbanging from SD CARD

litex_sim: add support for hybrid mac

Merge pull request #430 from gsomlo/gls-sdclk-stub

bios/sdcard: provide sdclk_set_clk() stub for clocker-less targets

bios/sdcard: provide sdclk_set_clk() stub for clocker-less targets

Targets which lack an adjustable clocker will not expose the required
registers. Provide a stub sdclk_set_clk() routine for those situations.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

platforms/kcu105: fix pcie tx0 p/n swap.

SPI hardware bitbanging from SD CARD

SPI hardware bitbanging from SD CARD

SPI hardware bitbanging from SD CARD

soc/cores/clock: make sure specific clkoutn_divide_range is only used as a fallback solution.

Merge pull request #425 from esden/csr-cod-split-reg

Make CSR documentation diagrams, with more than 8 bits, be split into multiple lanes.

Add bit more logic to decide when to switch to multilane CSR documentation.

Now we only generate multilane bitfield documentation when the CSR has
fields, and the smallest field is less than 8bit long. As this is when
we start running into space problems with the field names.

Split CSR documentation diagrams with more than 8 bits into multiple lanes.

In cases when each CSR bit has a name and we use CSR with more than 8
bits, the register diagram quickly becomes crowded and hard to read.

With this patch we split the register into multiple lanes of 8 bits
each.

Merge pull request #427 from enjoy-digital/s7mmcm_fractional_divide

cores/clock: simplify Fractional Divide support on S7MMCM.

cores/clock: simplify Fractional Divide support on S7MMCM.

Specific clkoutn_divide_range can now be provided by specialized XilinxClocking classes.
When provided, the specific range will be used. Floats are also now supported in the
range definition/iteration.

Merge pull request #421 from betrusted-io/clk0_fractional

add fractional division options to clk0 config on PLL

test: add initial (minimal) test for clock abstraction modules.

Also fix divclk_divide_range on S6DCM.

targets/icebreaker: add description of the board, link to crowdsupply campagin and to the more complete example.

Merge pull request #426 from esden/update-wavedrom

Updating the vendored wavedrom js files.

Updating the vendored wavedrom js files.

soc/intergration: rename mr_memory_x parameter to memory_x.

Merge pull request #424 from esden/generate-memory-x

Add --mr-memory-x parameter to generate memory regions memory.x file

Add --mr-memory-x parameter to generate memory regions memory.x file.

This file is used by rust embedded target pacs.

Merge branch 'master' of github.com/enjoy-digital/litex

software: revert LTO changes (Disable it).

It seems LTO is not yet fully working with all configurations, so it's better
reverting the changes for now.
- cause issues with LM32 available compilers.
- seems to cause issues with min/lite variant of VexRiscv.
- seems to cause issues with some litex-buildenv configurations. (see https://github.com/enjoy-digital/litex/issues/417).

Merge pull request #422 from xobs/core-doc-fixes

Core doc fixes

Merge pull request #423 from gsomlo/gls-ethmac-fixes

integration/soc: add_ethernet: honor self.map["ethmac"], if present

cores/gpio: add CSR descriptions.

cores/icap: add CSR descriptions.

cores/spi: add CSR descriptions.

cores/pwm: add CSR descriptions.

cores/xadc: add CSR descriptions.

integration/soc: add_ethernet: honor self.map["ethmac"], if present

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

targets/kcu105: move cd_pll4x.

targets/kcu105: simplify CRG using USIDELAYCTRL.

cores/clock/USIDELAYCTRL: use separate reset/ready counters and set cd_sys.rst internally.

This is the behaviour that was duplicated in each target. Integrating it here
will allow simplifying the targets.

soc/cores/spi_opi: documentation fixes

The ModuleDoc-generated documentation for the spi_opi module produced
slightly invalid output due to ambiguities in how rst assigns headers.
As a result, sections from the spi_opi document would appear as full
sections.

This cleans up these errors so that it parses properly under sphinx.

Signed-off-by: Sean Cross <sean@xobs.io>

soc/cores/i2s: fix rst parsing errors

The ModuleDoc-generated documentation for the i2s module produced
slightly invalid output due to ambiguities in how rst assigns headers.
As a result, sections from the i2s document would appear as full
sections.

This cleans up these errors so that it parses properly under sphinx.

Signed-off-by: Sean Cross <sean@xobs.io>

bios: add more Ultrascale SDRAM debug with sdram_cdly command to set clk/cmd delay.

add fractional division options to clk0 config on PLL

S7 MMCMs allow fractional divider on clock 0. Add a fallback
to try fractional values on clock 0 if a solution can't be found.

This is necessary for e.g. generating both a 100MHz and 48MHz
clock from a 12MHz source with margin=0

Merge pull request #419 from gsomlo/gls-ultra-sdram-fixup

software/bios: fixup for Ultrascale SDRAM debug

cores/clock: add logging to visualize clkin/clkouts and computed config.

integration/soc: add FPGA device and System clock to logs.

targets/icebreaker: create CRG after SoC.

software/bios: fixup for Ultrascale SDRAM debug

Keep CSR accesses independent of csr_data_width and csr_alignment.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

integration/soc: set use_rom when cpu_reset_address is defined in a rom region.

boards/platforms/icebreaker: cleanup a bit.

software/common: fix LTO checks.

soc/cores/clock/iCE40PLL: add SB_PLL40_PAD support.