move to four component calculation for idct code

copy only mv really needed to vb

use vertex buffer also for mc code

give each vertex element its own buffer

use vl_vb_upload_quads also for mc

move vertex elemt states into mb type handlers

move macroblock type handling into its own structure

use a shadow buffer for vertex data to optimize memory access

make nr of render targets configureable for testing

[g3dvl] join empty blocks to get larger slices

[g3dvl] use 8 zslices for idct

[g3dvl] some more bugfixing

[g3dvl] idividual vs for each stage and a bunch of bugsfixes

[g3dvl] give idct stage 1 & 2 its own sb_state and viewport

[g3dvl] use four component fetch also for idct source

r600g: disable hardware blit for stream texture

[g3dvl] split matrix mul into seperate functions

[g3dvl] use inline constants instead of vs_const for idct

[g3dvl] no need to keep the idct matrix multiple times

[g3dvl] add dump option to xvmc

[g3dvl] also use four elemets on right side multiplikation

[g3dvl] use four elements in matrix texture fetch

r600g: disable not working formats

r600g: reenable texture uploads, but keep R16_SNORM disabled

r600g: disable R32 float also in r600_translate_colorformat

[g3dvl] no need for all samplers at all stages

[g3dvl] remove flushing between stages

[g3dvl] spread scaling between idct stages

[g3dvl] remove invalid use of assert

[g3dvl] switch to r32 float for idct matrix

[g3dvl] add some error handling

Merge remote branch 'origin/master' into pipe-video

Conflicts:
src/gallium/auxiliary/Makefile
src/gallium/auxiliary/SConscript

mesa: fix get_texture_dimensions() for texture array targets

Fixes http://bugs.freedesktop.org/show_bug.cgi?id=31779

docs: update some GL 3.0 status

mesa: hook up GL 3.x entrypoints

Fix up some details in the xml files and regenerate dispatch files.

glapi: rename GL3.xml to GL3x.xml as it covers all GL 3.x versions

mesa: fix error msg typo

i915g: kill idws->pool

The drm winsys only ever handles one gem memory manager. Rip out
the unnecessary complication.

Reviewed-by: Jakob Bornecrantz <wallbraker@gmail.com>
Signed-off-by: Daniel Vetter <daniel.vetter@ffwll.ch>
Signed-off-by: Jakob Bornecrantz <wallbraker@gmail.com>

i915g: kill buf->map_gtt

Not using the gtt is considered harmful for performance. And for
partial uploads there's always drm_intel_bo_subdata.

Reviewed-by: Jakob Bornecrantz <wallbraker@gmail.com>
Signed-off-by: Daniel Vetter <daniel.vetter@ffwll.ch>
Signed-off-by: Jakob Bornecrantz <wallbraker@gmail.com>

i915g: kill RGBA/X formats

It's intel, so always little endian!

Reviewed-by: Jakob Bornecrantz <wallbraker@gmail.com>
Signed-off-by: Daniel Vetter <daniel.vetter@ffwll.ch>
Signed-off-by: Jakob Bornecrantz <wallbraker@gmail.com>

i915g: add pineview pci ids

Reviewed-by: Jakob Bornecrantz <wallbraker@gmail.com>
Signed-off-by: Daniel Vetter <daniel.vetter@ffwll.ch>
Signed-off-by: Jakob Bornecrantz <wallbraker@gmail.com>

i915g: s/hw_tiled/tiling

More in line with other intel drivers.

Change to use enum by Jakob Bornecrantz.

Reviewed-by: Jakob Bornecrantz <wallbraker@gmail.com>
Signed-off-by: Daniel Vetter <daniel.vetter@ffwll.ch>
Signed-off-by: Jakob Bornecrantz <wallbraker@gmail.com>

i915g: rip out ->sw_tiled

It looks like this was meant to facilitate unfenced access to textures/
color/renderbuffers. It's totally incomplete and fundamentally broken
on a few levels:
- broken: The kernel needs to about every tiled bo to fix up bit17
  swizzling on swap-in.
- unflexible: fenced/unfenced relocs from execbuffer2 do the same, much
  simpler.
- unneeded: with relaxed fencing tiled gem bos are as memory-efficient
  as this trick.

Hence kill it.

Reviewed-by: Jakob Bornecrantz <wallbraker@gmail.com>
Signed-off-by: Daniel Vetter <daniel.vetter@ffwll.ch>
Signed-off-by: Jakob Bornecrantz <wallbraker@gmail.com>

r300g: silence guard band cap errors

Somebody should find out what these are. It can be found on Windows
getting a D3DCAPS9 from IDirect3D9::GetCaps() and reading the
GuardBand* values.

[g3dvl] inverse check for iDCT

[g3dvl] first working version of idct code

r600g: disable staging upload for now

r600g: remove accidentally added r32 float format

st/vega: Fix vgReadPixels with a subrectangle.

Fix a crash when the subrectangle is not inside the fb.  Fix wrong
pipe transfer when sx > 0 or sy + height != fb->height.

This fixes "readpixels" demo.

st/vega: Set wrap_r for mask and blend samplers.

These two samplers use non-normalized texture coordinates.  wrap_r
cannot be PIPE_TEX_WRAP_REPEAT (the default).

This fixes

  sp_tex_sample.c:1790:get_linear_unorm_wrap: Assertion `0' failed

assertion failure.

st/vega: vegaLookupSingle should validate the state.

Fix "lookup" demo crash.

tgsi: Add STENCIL to text parser.

Fix OpenVG "filter" demo

  Program received signal SIGSEGV, Segmentation fault.
  0xb7153dc9 in str_match_no_case (pcur=0xbfffe564, str=0x0) at
  tgsi/tgsi_text.c:86
  86         while (*str != '\0' && *str == uprcase( *cur )) {

mesa: Clean up header file inclusion in stencil.h.

mesa: Clean up header file inclusion in shared.h.

mesa: Clean up header file inclusion in shaderapi.h.

mesa: Clean up header file inclusion in scissor.h.

mesa: Clean up header file inclusion in renderbuffer.h.

mesa: Clean up header file inclusion in readpix.h.

mesa: Clean up header file inclusion in rastpos.h.

mesa: Clean up header file inclusion in polygon.h.

intel: Remove unnecessary header.

r600: Remove unnecesary header.

swrast: Remove unnecessary header.

st/mesa: Remove unnecessary headers.

scons: Define IN_DRI_DRIVER.

The define is required for DRI drivers.  It is not needed for
libgl-xlib, but the overhead it introduces should be minor.

nvfx: only expose one rt on nv30

We do not know how to use more, GL_ARB_draw_buffers is not exposed on blob.

[g3dvl] move empty block handling into idct code

[g3dvl] enable stage 1&2 buffers in idct code

r600g: add support for signed normalized frame buffers

r600g: Fix location for clip plane registers

The stride between the different clip plane registers was incorrect.

https://bugs.freedesktop.org/show_bug.cgi?id=31788

agd5f: fix evergreen as well.

r300g: fix rendering with no vertex elements

Fixes glsl-vs-point-size, although I meant to fix glsl-novertexdata.
Since swrast fails glsl-novertexdata too, I guess it's a core issue.

i965: Remove duplicate MRF writes in the FS backend.

This is quite common for multitexture sampling, and not only cuts down
on the second and later set of MOVs, but typically also allows
compute-to-MRF on the first set.

No statistically siginficant performance difference in nexuiz (n=3),
but it reduces instruction count in one of its shaders and seems like
a good idea.

i965: Improve compute-to-mrf.

We were skipping it if the instruction producing the value we were
going to compute-to-mrf used its result reg as a source reg.  This
meant that the typical "write interpolated color to fragment color" or
"texture from interpolated texcoord" shader didn't compute-to-MRF.
Just don't check for the interference cases until after we've checked
if this is the instruction we wanted to compute-to-MRF.

Improves nexuiz high-settings performance on my laptop 0.48% +- 0.08%
(n=3).

ir_to_mesa: Detect and emit MOV_SATs for saturate constructs.

The goal here is to avoid regressing performance on ir_to_mesa drivers
for fixed function fragment shaders requiring saturates.

i965: Recognize saturates and turn them into a saturated mov.

On pre-gen6, this turns 4 instructions into 1.  We could still do
better by folding the saturate into the instruction generating the
value if nobody else uses it, but that should be a separate pass.

glsl: Add a helper function for determining if an rvalue could be a saturate.

Hardware pretty commonly has saturate modifiers on instructions, and
this can be used in codegen to produce those, without everyone else
needing to understand clamping other than min and max.

i965: Fold constants into the second arg of BRW_SEL as well.

This hits a common case with min/max operations.

i965: Remove extra \n at the end of every instruction in INTEL_DEBUG=wm.

i965: Just use memset() to clear most members in FS constructors.

This should make it a lot harder to forget to zero things.

i965: Fix compute_to_mrf to not move a MRF write up into another live range.

Fixes glsl-fs-copy-propagation-texcoords-1.

mesa: Include C++ files in the makedepend of DRI drivers.

glsl: Fix type of label 'default' in switch statement.

glsl: Add lower_vector.cpp to SConscript.

glsl: Fix matrix constructors with vector parameters

When the semantics of write masks in assignments were changed, this
code was not correctly updated.

Fixes piglit test glsl-mat-from-vec-ctor-01.

glsl: Combine many instruction lowering passes into one.

This should save on the overhead of tree-walking and provide a
convenient place to add more instruction lowering in the future.

Signed-off-by: Ian Romanick <ian.d.romanick@intel.com>

glsl: Simplify a type check by using type->is_integer().

glsl: Add ir_quadop_vector expression

The vector operator collects 2, 3, or 4 scalar components into a
vector.  Doing this has several advantages.  First, it will make
ud-chain tracking for components of vectors much easier.  Second, a
later optimization pass could collect scalars into vectors to allow
generation of SWZ instructions (or similar as operands to other
instructions on R200 and i915).  It also enables an easy way to
generate IR for SWZ instructions in the ARB_vertex_program assembler.

glsl: Add unary ir_expression constructor

glsl: Add ir_rvalue::is_negative_one predicate

glsl: Eliminate assumptions about size of ir_expression::operands

This may grow in the near future.

glsl: Add ir_unop_sin_reduced and ir_unop_cos_reduced

The operate just like ir_unop_sin and ir_unop_cos except that they
expect their inputs to be limited to the range [-pi, pi].  Several
GPUs require this limited range for their sine and cosine
instructions, so having these as operations (along with a to-be-written
lowering pass) helps this architectures.

These new operations also matche the semantics of the
GL_ARB_fragment_program SCS instruction.  Having these as operations
helps in generating GLSL IR directly from assembly fragment programs.

r600g: use full range of VS resources for vertex samplers

Now that we have fetch shaders, the full range of VS resources
can be used for sampling.

r600g: use meaningful defines for chiprev

Makes the code much clearer.

r600g: translate ARR instruction for evergreen

evergreen variant of:
9f7ec103e26c67cb077fd7d94d2fb68562b86c40

r600g: add fetch shader capabilities

Use fetch shader instead of having fetch instruction in the vertex
shader. Allow to restrict shader update to a smaller part when
vertex buffer input layout changes.

Signed-off-by: Jerome Glisse <jglisse@redhat.com>

r600g: All EVENT_WRITE packets need the EVENT_INDEX field

6xx-evergreen

dri/nouveau: Clean up magic numbers in get_rt_format

Signed-off-by: Viktor Novotný <noviktor@seznam.cz>
Signed-off-by: Francisco Jerez <currojerez@riseup.net>

r600g: fix occlusion query on evergreen (avoid lockup)

Occlusion query on evergreen need the event index field to be
set otherwise we endup locking up the GPU.

Signed-off-by: Jerome Glisse <jglisse@redhat.com>

ir_to_mesa: Generate smarter code for some conditional moves

Condiation moves with a condition of (a < 0), (a > 0), (a <= 0), or (a
>= 0) can be generated with "a" directly as an operand of the CMP
instruction.  This doesn't help much now, but it will help with
assembly shaders that use the CMP instruction.

glsl: Make is_zero and is_one virtual methods of ir_rvalue

This eliminates the need in some cames to validate that an rvalue is
an ir_constant before checking to see if it's 0 or 1.