Updated manual/command-reference-manual.tex

Added new cell types to manual

Added $bu0 cell (for easy correct $eq/$ne mapping)

Added sat -prove-x and -set-def-inputs

Improved $_MUX_ handling in opt_const

More conservastive $eq/$ne/$eqx/$nex opt_const code

Fixed sat handling of $eqx and $nex with unequal port widths

Fixed parsing of non-arg macro calls followed by "("

Small cleanup in SatGen

More $eq/$ne/$eqx/$nex fixes in opt_const

Fixed parsing of macros with no arguments and expansion text starting with "("

Fixed sat handling of $eqx and $nex cells

Fixed/improved opt_const $eq/$ne/$eqx/$nex handling

Added support for non-const === and !== (for miter circuits)

Added proper === and !== support in constant expressions

Added sat -set-def/-set-*-undef support

Renamed sat -set-undef to -set-any-undef

Fixed dfflibmap for unused output ports

Now prefer smallest cells in dfflibmap

Cleanup of dfflibmap cellmap exploration code

Further improved dfflibmap cellmap exploration

Fixed dfflibmap endless-loop bug

Added log_dump() API

Prefer non-inverted clocks in dfflibmap

Added multiplier test case from eda playground

Added elsif preproc support

Added support for macro arguments

Fixes and other changes in README

Finished AppNote 011

Progress on AppNote 011

Added sat -max_undef feature

Progress on AppNote 011

Added "sat" undef support and "sat -set-init" options

Fixed uninitialized const flags bug

Fixed compiler warining in passes/sat/eval.cc

Progress on AppNote 011

Progress on AppNote 011

Added eval -set-undef and eval -table

Fixes and improvements in RTLIL::SigSpec::parse

Fixes in fsm detect/extract for better detection of non-fsm circuits

Fixed bug in example prog in appnote 011

Keep strings as strings in const ternary and concat

Added const folding support for $signed and $unsigned

Added AstNode::mkconst_str API

Fixed generate-for (and disabled double warning for auto-wire)

Added support for $clog2 system function

Various improvements in support for generate statements

Replaced signed_parameters API with CONST_FLAG_SIGNED

Replaced RTLIL::Const::str with generic decoder method

Fix in sincos testbench gen

Added sincos test case

Added support for local regs in named blocks

Fixed gentb_constant handling in autotest backend

More ABC releated Makefile changes

Minor improvements in ABc build

Progress on AppNote 011

Fixed submod for non-primitive cells

Fixed submod for non-cleaned designs

Added Pass:call_newsel API

Added "history" command

A fix in memory_dff for write ports with static addresses

Progress on AppNote 011

Progress on AppNote 011

Progress on AppNote 011

Using RTLIL::id2cstr for prompt printing

Added dump -m and -n options

Progress on AppNote 011

Merge pull request #17 from mschmoelzer/master

Include unistd.h in svgview.cpp (required for getcwd() function)

Fixed temp net name generation in rtlil process generator for abbreviated name matching

Added pattern support to "ls" command

Improved ID matching scheme in select (and thus for all commands)

Fixes and improvements in "show" command

Include unistd.h in svgview.cpp (required for getcwd() function)

This fixes compilation on Arch Linux, which otherwise fails.

Signed-off-by: Martin Schmölzer <martin.schmoelzer@student.tuwien.ac.at>

More progress on AppNote 011

Added "src" attribute to processes

Started writing appnote 011

Added support for "show -pause" and "show -format dot"

Added QGraphicsWebView to yosys-svgviewer

Updated ABC to 9241719523f6

Added some svgviewer code for possible future switch to QGraphicsWebView

Merge branch 'master' of github.com:cliffordwolf/yosys

Tighter integration of ABC build

Set version number to 0.1.0+

Started implementing undef support in "sat" command

Bugfixes in new "stat" command

Added "stat" command

Improvements in satgen undef handling

Improvements in satgen undef handling

Added ezsat vec_const() api

Started implementing undef handling in satgen

Removed undef feature from ezsat api

Using simplemap mappers from techmap

Added simplemap pass

Renamed stdcells_sim.v to simcells.v and fixed blackbox.v

Added module->avail_parameters (for advanced techmap features)

Added techmap -D and -I options

Added verilog frontend -ignore_redef option

Added "techmap -share_map" option

Early wire/reg/parameter width calculation in ast/simplify

Updated TODOs