Merge branch 'xaig' into xaig_dff

Update LUT7/8 delays to take account for [ABC]OUTMUX delay

Add box delays for FD*

Cleanup

Merge branch 'xaig' into xaig_dff

&scorr before &sweep, remove &retime as recommended

Merge branch 'xaig' into xaig_dff

Copy not move parameters/attributes

Merge branch 'xaig' into xaig_dff

Fix leak removing cells during ABC integration; also preserve attr

Merge remote-tracking branch 'origin/xaig' into xaig_dff

Try -W 300

Re-enable &dc2

Cleanup

Merge branch 'xaig' into xaig_dff

Cleanup

Cleanup write_xaiger

Cleanup

abc9 to recover_init by default

Read init from outputs

Add +/xilinx/abc_ff

Preserve init of flops, and write into XAIG

Do not treat $__ABC_FF_ as a user cell

Fix spacing

Update comment

Cleanup

Use $__ABC_FF_ instead of $_FF_

Fix debug message

Fix log_debug messages

Re-order alphabetically

Fix initialisation of flops

Update comment

Map to $_FF_ instead of $_DFF_P_ to prevent recursion issues

Missing close bracket

Wrap FDRE with $__ABC_FDRE containing comb

For now, short $_DFF_[NP]_ from ff_map.v at re-integration

read_aiger to not require clk_name for latches, plus debug

write_xaiger to treat abc_flop boxes as boxff for ABC

Fix upper XC7 LUT[78] delays to use I[01] -> O delay not S -> O

Leave breadcrumb behind

Remove redundant condition

Revert "Cleanup/optimise toposort in write_xaiger"

This reverts commit 1948e7c846ea318d003148974945d917701a4452.

Restores old toposort with optimisations

Update comment

Check that whiteboxes are synthesisable

Get rid of compiler warnings

As per @daveshah1 remove async DFF timing from xilinx

Cover __APPLE__ too for little to big endian

Update abc9 -D doc

Enable "abc9 -D <num>" for timing-driven synthesis

Further cleanup based on @daveshah1

Resolve comments from @daveshah1

Add XC7_WIRE_DELAY macro to synth_xilinx.cc

Update delays based on SymbiFlow/prjxray-db

Rename +/xilinx/abc.{box,lut} -> abc_xc7.{box,lut}

Comment out dist RAM boxing on ECP5 for now

Remove WIP ABC9 flop support

Merge remote-tracking branch 'origin/master' into xaig

Make doc consistent

Cleanup

Merge branch 'xaig' of github.com:YosysHQ/yosys into xaig

Merge pull request #1097 from YosysHQ/dave/xaig_ecp5

Add ECP5 ABC9 support (to xaig branch)

Cleanup

Cleanup/optimise toposort in write_xaiger

Remove extra semicolon

Add TODO to parse_xaiger

ecp5: Add abc9 option

Signed-off-by: David Shah <dave@ds0.me>

Optimise some more

Move ConstEvalAig to aigerparse.cc

Fix name clash

More slimming

Add ConstEvalAig specialised for AIGs

Update CHANGELOG with "synth -abc9"

Fix LP SB_LUT4 timing

More accurate CHANGELOG

Merge pull request #829 from abdelrahmanhosny/master

Dockerfile for Yosys

Update CHANGELOG

Rip out all non FPGA stuff from abc9

Fix spelling

Revert "For 'stat' do not count modules with abc_box_id"

This reverts commit b89bb744529fc8a5e4cd38522f86a797117f2abc.

Revert "Merge remote-tracking branch 'origin/eddie/muxpack' into xc7mux"

This reverts commit 2223ca91b0cc559bb876e8e97372a8f77da1603e, reversing
changes made to eaee250a6e63e58dfef63fa30c4120db78223e24.

Move neg-pol to pos-pol mapping from ff_map to cells_map.v

Be more precise when connecting during ABC9 re-integration

Remove unnecessary undriven_bits.insert

Remove hacky wideports_split from abc9

Fix compile errors when #if 1 for debug

parse_xaiger to cope with inouts

write_xaiger to preserve POs even if driven by constant

Add a couple more tests

Do not call abc9 if no outputs

More write_xaiger cleanup

Cleanup write_xaiger

Consistency

Reduce diff with master

Remove abc_flop{,_d} attributes from ice40/cells_sim.v

Fix spacing

Remove wide mux inference

Merge branch 'xc7mux' into xaig

Merge branch 'xc7mux' of github.com:YosysHQ/yosys into xc7mux

Typo: wire delay is -W argument

Revert "Merge remote-tracking branch 'origin/eddie/shregmap_improve' into xc7mux"

This reverts commit a138381ac3f2c820d187f08531ffd823d6cbcfd5, reversing
changes made to b77c5da76919f7f99f171a0a2775896fbc8debc2.