soc_core: use new way to add wisbone slave (now prefered)

soc_core: remove 256MB mem_map limitation

mem_map was limited to 8 256MB for simplicity but has become an issue for
complex SoCs. Default mem_map size is still 256MB (retro-compatibility) but
size can now be specified.

soc/core: remove #!/usr/bin/env python3

Merge pull request #206 from gsomlo/gls-tftp-spinner

BIOS: TFTP: ASCII spinner progress indicator (cosmetic)

BIOS: TFTP: ASCII spinner progress indicator (cosmetic)

Merge pull request #204 from antmicro/write_to_flash

fw (flash write) command

core/spi_flash: re-integrate bitbang write support

bios: add fw (flash write) command

README: remove LiteUSB (deprecated)

boards: community supported boards are now located at https://github.com/litex-hub/litex-boards

liteeth: update mac imports (olds still works, but that's now the prefered way)

soc/cores: add usb_fifo with FT245 USB FIFO PHY from LiteUSB, deprecate LiteUSB

LiteUSB was not up to date was not a real USB PHY but was just providing USB FIFO PHYs.
New true USB cores are now available: Daisho, ValentyUSB, so it's better using
then for true USB support. We only keep the FT245 FIFO PHY in LiteX that can be
useful to interface with USB2/USB3 USB FIFOs.

README: update Intro

make sure #!/usr/bin/env python3 is before copyright header

test: add copyright header

add CONTRIBUTORS file and add copyright header to all files

bios/sdram: set init_done/error when DDRCTRL is present (litedram_gen)

Convert top level comment to a docstring.

Merge pull request #202 from xobs/add-up5kspram

soc: cores: add up5kspram module

soc: cores: add up5kspram module

The ICE40UP5K has 128 kB of SPRAM that's designed to be used
as memory for a softcore.  This memory is actually 4 16-bit
chunks that we can gang together to give us either 64 kB or
128 kB.

Add a module that will allow us to use this memory in an ICE40.

Signed-off-by: Sean Cross <sean@xobs.io>

cores/frequency_meter: allow passing clk to be measured as a parameter

Merge pull request #201 from gsomlo/gls-fix-initmem

tools/litex_sim: fix default endianness for mem_init

tools/litex_sim: fix default endianness for mem_init

Initializing ROM and/or RAM content requires knowing the CPU
endianness before the SimSoC->SoCSDRAM->SoCCore constructor
sequence is invoked (before the SoC's self.cpu.endianness
could be accessed). Given that the majority of supported CPU
models use "little", set it as the new default, and override
only for the two models that use "big" endianness.

Merge pull request #200 from gsomlo/gls-rocket-variants

cpu/rocket: add "linux" (MMU) and "full" (MMU & FPU) variants

cpu/rocket: add "linux" (MMU) and "full" (MMU & FPU) variants

cpu/rocket: update submodule

integration/soc_core: move cpu_variant checks/formating to cpu

cpu/vexriscv: add "linux+no-dsp" variant

cpu/vexriscv: update

targets/ulx3s: use CAS latency of 3 to be compatible with production boards

Merge pull request #199 from ambrop72/no-ethmac-fix

bios: Fix build when ethphy is present but ethmac is not.

bios: Fix build when ethphy is present but ethmac is not.

While testing my Ethernet DMA, I renamed the `ethmac` module to `ethmac_dma` so that it wouldn't be used from the BIOS, but I got an undefined reference to `eth_init` because `bios.c` checks different CSR defines than the code that defines `eth_init`.

test/test_axi: remove litex.gen.sim import (was only useful for debug)

setup.py: add migen to install_requires

Merge pull request #198 from TomKeddie/tomk_20190610_artyspi

boards/arty : Add directly connected spi clk pin

test/test_code8b10b: add test_coding

boards/arty : Add directly connected spi clk pin to avoid need for STARTUPE2

test/test_prbs: add PRBSGenerator/Checker tests

soc/cores: add PRBS (Pseudo Random Binary Sequence) Generator/Checker

Imported from LiteICLink. PRBS can be useful for different purposes, so is
better integrated in LiteX.

tools/litex_term: exit on 2 consecutive CTRL-C

When running OS with LiteX and when LiteXTerm is use, we want to be able to
send CTRl-C to the OS. Ensure a specific sequence is sent to close the terminal.

cpu/vexriscv: update submodule

doc: add litex-hub logo

doc: redesign new logo

doc: add new logo

cpu/vexriscv: update submodule

build/sim: allow configuring verilator optimization level

build/sim: allow defining start/end cycles for tracing

build/sim: use -O0 for verilator compilation

In most of the case, execution speed is already fast enough with -O0 and
with complex design -O0 is a lost faster to compile than -O3. In the future
we could add a switch to choose which optimization we want.

soc/integration/soc_core: list rocket as supported CPU

software/bios: change prompt to "litex" in green.

integration/soc_core: improve readibility (add separators/comments)

test/test_targets: add de10lite

Merge pull request #196 from msloniewski/de10lite_support

De10lite support

Merge pull request #195 from antmicro/extend_generated_headers

Extend generated headers & csv

boards/targets: add target for de10lite platform

boards/platforms: add de10lite Terasic platform support

build/altera: Add possibility to turn off generation of .rbf file

For some FPGAs (e.g. MAX10) .rbf file cannot be generated.
Add possibility to turn off that feature for those chips.

integration/builder: generate flash_boot address to csv

integration/builder: generate shadow_base address to mem.h and csv

Merge pull request #193 from gsomlo/gls-memcpy-fix

software/libbase: memcpy: simple, arch-width agnostic implementation

software/libbase: memcpy: simple, arch-width agnostic implementation

Remove optimizations targeted specifically at rv32 architecture,
allowing memcpy to work on all word sizes.

Since this is "only" the BIOS, it is also arguably better to
optimize for size rather than performance, given that control
will be quickly handed over to some other program being loaded.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

Merge pull request #192 from sutajiokousagi/pr_c99_types

fix signed char type to be explicitly signed

fix signed char type to be explicitly signed

update stdint.h to include c99 types

needed for some third party libraries to compile

Merge pull request #191 from sergachev/master

Fix interrupt_name in soc_core/add_interrupt

fix csr_name in add_csr()

fix interrupt_name

test/test_targets: add de2_115, de1soc

boards/platform/arty: add Arty A7-100 variant

Merge pull request #189 from open-design/terasic-boards

Add support for Terasic DE2-115 and Terasic DE1-SoC boards

Merge pull request #190 from sutajiokousagi/pr_c99_types

update stdint.h to include c99 types

boards: add Terasic DE2-115 initial support

See https://www.terasic.com.tw/cgi-bin/page/archive.pl?Language=English&CategoryNo=139&No=502&PartNo=1
for board details.

Signed-off-by: Antony Pavlov <antonynpavlov@gmail.com>

boards: add Terasic DE1-SoC Board support

See https://www.terasic.com.tw/cgi-bin/page/archive.pl?Language=English&No=836
for board details.

Signed-off-by: Antony Pavlov <antonynpavlov@gmail.com>

Merge pull request #188 from gsomlo/gls-csr-cleanup

Miscellaneous cleanup patches

soc/integration/cpu_interface: improve code legibility

Factor out code appearing in both branches of an if/else.

soc/interconnect/gearbox: add msb_first/lsb_first order

boards/targets/arty: generate 25MHz ethernet clock with S7PLL

Allow ethernet to work when sys_clk_freq != 100MHz

Merge pull request #187 from open-design/indent

litex/boards/targets: don't use tab for indentation

litex/boards/targets: don't use tab for indentation

Fix pep8 E101 "indentation contains mixed spaces and tab" error.

Signed-off-by: Antony Pavlov <antonynpavlov@gmail.com>

soc/interconnect/axi: add round/robin arbitration between writes/reads

travis: update RISC-V toolchain

bios/irc: remove compilation workaround

README: update RISC-V toolchain

.gitmodules/rocket: switch to https://github.com/enjoy-digital/rocket-litex-verilog

software/bios/isr.c: workaround compilation issue (need to be fixed)

soc/integration/soc_core: revert default mem_map (do specific RocketChip remapping for now)

boards/targets: revert default sys_clk_freq on nexys4ddr/versa_ecp5 (but add parameter to configure it)

Merge pull request #186 from gsomlo/gls-rocket

Experimental Support for 64-bit RocketChip

fixup: generated-verilog submodule for experimental Rocket support

FIXME: This patch uses https://github.com/gsomlo/rocket-litex-verilog,
however in the long term it would perhaps be better if enjoy-digital
hosted the generated-verilog repository.
Once that's in place, I'd be happy to re-spin (and squash) this patch
on top of its parent -- GLS

soc/cores/cpu/rocket: Support for 64-bit RocketChip (experimental)

Simulate a Rocket-based 64-bit LiteX SoC with the following command:

  litex/tools/litex_sim.py [--with-sdram] --cpu-type=rocket

NOTE: Synthesizes to FPGA and passes timing at 50MHz on nexys4ddr
(with vivado) and ecp5versa (with yosys/trellis/nextpnr), but at
this time does not yet properly initialize physical on-board DRAM.
On ecp5versa, using '--with-ethernet', up to 97% of the available
TRELLIS_SLICE capacity is utilized.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

Merge pull request #185 from gsomlo/gls-sim-sdram

tools/litex_sim: restore functionality of '--with-sdram' option

tools/litex_sim: restore functionality of '--with-sdram' option

After LiteDRAM commit #50e1d478, an additional positional argument
('databits') is required by the PhySettings() constructor.

The value used here (32) will generate a 64MByte simulated SDRAM.

Merge pull request #183 from xobs/usb-to-0x43

Use 0x43/0xc3 for USB bridge magic packet

remote: usb: print "access denied" error

When we get an error with errno 13, it means that the user doesn't
have access to the USB device.  Rather than silently eating this
error and returning -1, print out a message to aid in debugging.

Signed-off-by: Sean Cross <sean@xobs.io>

remote: usb: use 0x43/0xc3 for packet header

The previous value -- 0xc0 -- is used by Windows all the time to query
special descriptors.  This was causing a conflict when using the USB
bridge on a Windows device.

Change the magic packet from "Vendor: Device" queries to "Vendor:
Other" by setting the bottom two bits.

Signed-off-by: Sean Cross <sean@xobs.io>

soc/cores/minerva: update to latest

Merge pull request #182 from gsomlo/gls-nexys4-eth-fixup

boards/nexys4ddr: ethernet support fix-up

boards/nexys4ddr: ethernet support fix-up

Commit 5f6e7874 added ethernet support, let's now also expose it via
the "--with-ethernet" command line argument.

Merge branch 'master' of github.com/enjoy-digital/litex

soc_core: remove csr_expose and add add_csr_master method

This could be useful in specific case were we don't have a wishbone master
but just want to have a csr bus and allow the user to define it.

/!\ Since there is no arbitration on between the CSR masters, use this with
precaution /!\