Using simplemap mappers from techmap

Added simplemap pass

Renamed stdcells_sim.v to simcells.v and fixed blackbox.v

Added module->avail_parameters (for advanced techmap features)

Added techmap -D and -I options

Added verilog frontend -ignore_redef option

Added "techmap -share_map" option

Early wire/reg/parameter width calculation in ast/simplify

Updated TODOs

Fixed xilinx/example_sim_counter test bench

Added proper dumping of signed/unsigned parameters to verilog backend

Added support for signed parameters in ilang

Removed now obsolete test cases

Remove auto_wire framework (smarter than the verilog standard)

Implemented correct handling of signed module parameters

Added modelsim support to autotest

Fixed "flatten" top-module detection: Only use on fully selected designs

Fixed "make install" dependencies

Added "top" attribute to mark top module in hierarchy

Updated command-reference-manual.tex

AppNote 010 typo fixes and corrections

AppNote 010 progress

Improved handling of techmap special wires

Improved handling of initialized registers

Added more generic _TECHMAP_ wire mechanism to techmap pass

Making prograss on Appnote 010

Progress on AppNote 010

Started to write on AppNote 010: Verilog to BLIF

Updated command-reference-manual.tex

Renamed "placeholder" to "blackbox"

Some driver changes/fixes

Fixed O(n^2) performance bug in verilog preprocessor

Added more performance measurement infrastructure

Enable {* .. *} feature per default (removes dependency to REJECT feature in flex)

Massive performance improvement from refactoring RTLIL::SigSpec::optimize()

Added SigBit struct and refactored RTLIL::SigSpec::extract

Improved make rules for profiling and debugging

Updated abc

Implemented $_DFFSR_ expression generator in verilog backend

Fixed async proc detection in mem2reg

Major improvements in mem2reg and added "init" sync rules

Fixed a bug in "add -global_input"

Added "proc_arst -global_arst" feature

Fixed ilang parser: memory width

Added "add" command (only wires for now)

Another name resolution bugfix for generate blocks

Implemented indexed part selects

Do not allow memory bit select on the left side of an assignment

Added "synthesis" in (synopsys|synthesis) comment support

Fixed name resolution of local tasks and functions in generate block

Implemented part/bit select on memory read

Updated TODOs in README file

Added init= attribute for fpga-style reset values

Added "make config-sudo"

Install simlib in datdir

Large improvements in yosys-config

Fixed parsing of module arguments when one type is used for many args

Renamed temp module generated by "abc" pass from "logic" to "netlist"

Added additional mem2reg testcase

Fixed two bugs in mem2reg functionality in AST frontend

Added dumping of attributes in AST frontend

Fixed parsing of default cases when not last case

Fixed mem2reg for reg usage outside always block

Added commented-out osu025 maping commands to cmos techmap example

Added -v<level> option and some minor driver cleanups

Renamed ABCHGPULL to ABCPULL in Makefile

Improved building of yosys-abc

Fixed abc pass blif parser for constant bits

Fixed parsing of "parameter integer"

Cleanups and bugfixes in response to new internal cell checker

Added information on all internal cell types to internal checker

Call internal checker more often

Improved user-friendliness of "sat" and "eval" expression parsing

Silenced a gcc warning in spice backend

Added verification of SAT model to "eval -vloghammer_report" command

More undef-propagation related fixes

Fixed handling of different signedness in power operands

Fixed keep attribute on wires in opt_clean

Implemented const folding of ternary op with undef select

Removed debug log from const_pow()

Fixed handling of power operator

Fixed more extend vs. extend_u0 issues

Disabled const folding of ternary op when select is undef

Renamed extend_un0() to extend_u0() and use it in genrtlil

Fixed type of sign extension in opt_const $eq/$ne handling

Fixed sign handling in constants

Fixed const folding in corner cases with parameters

Removed done or obsolete TODO items

Fixed width detection for replicate operator

Fixed $eq/$ne bitwise optimization in opt_const

Fixed at_zero evaluation of dynamic ranges

Various fixes for correct parameter support

Fixed the fix for propagation of width hints for $signed() and $unsigned()

Fixed techmap of $reduce_xnor with multi-bit outputs

Fixed techmap of $gt and $ge with multi-bit outputs

Added handling of unconnected/unspecified signals to eval -vloghammer_report

Fixed propagation of width hints for $signed() and $unsigned()

Improved undef handling in == and != for ConstEval

Additional fixes for undef propagation in concat and replicate ops

Improved width extension with regard to undef propagation