Fixed parsing of value-less attributes in ilang

Improved handling of dff with async resets

Added handling of multiple async paths in proc_arst

Changed NEW_WIRE API to return the wire, not the signal

Added dffsr support to proc_dff pass

Added RTLIL NEW_WIRE macro

Bugfix in dffsr techmap rules

Added techmap rules for $sr, $dffsr and $dlatch

Added $_SR_[PN][PN]_, $_DFFSR_[PN][PN][PN]_, $_DLATCH_[PN]_

Added $sr, $dffsr and $dlatch cell types

Improved way of connecting ports in techmap pass

Only prefer connected signals iff they have public names

Added -buf, -true and -false options to blif backend

Fixed bug in synthesis of memories that are never written

Avoid re-arranging signals on register outputs

Fixed detection of major wires in opt_clean

Added iopadmap pass

Moved dfflibmap from passes/dfflibmap to passes/techmap

Added map, par and bitgen to xlinx7 example

Fixed parsing or liberty file statements such as 'clocked_on : "(!CLK)";'
Patch by Tim Edwards

Added recommended apt-get commands to README

Fixed minisat include

Pinned ABC revision to 0f9e5488ced3

Improvements in EDIF backend

Added additional options to BLIF backend

Added BLIF backend

A couple of small fixes in SPICE backend

Moved common techlib files to techlibs/common

Updated manual

Added spice testbench to techlibs/cmos

Added spice backend

Merge branch 'master' of github.com:cliffordwolf/yosys

Added -selected option to various backends

Encode large (>32 bits) parameters as hex string in edif backend

Improved edif backend

Added mapping to techlibs/xilinx7 testbench (exposes EDIF backend todos)

Added simple xilinx7 technology mapping files

More explicit integer output in verilog backend

Added correct encoding of identifiers in EDIF backend

Added edif backend (still under construction)

Merge pull request #10 from hansiglaser/master

fixed Verilog parser filename and line numbering issue with include files

Some minor documentation fixes

fixed Verilog parser filename and line numbering issue with include files

Merge pull request #9 from hansiglaser/master

Added support for include directories with the new '-I' argument of the 'read_verilog' command

Added support for include directories with the new '-I' argument of the
'read_verilog' command

Merge pull request #8 from hansiglaser/master

Added support for notif0/notif1 primitives

Added support for notif0/notif1 primitives

Added cleaning of old version_* files to version_* make rule

Added version info to yosys command and added -V option

Minor fixes in abc build instructions and abc pass

Fixed width and sign detection for ** operator

Added support for bufif0/bufif1 primitives

Improved ast dumping (ast/verilog frontend)

Implemented same div-by-zero behavior as found in other synthesis tools

Fixed signed div/mod in const eval (rounding and stuff)

Added ezsat api for creation of anonymous vectors

Added sat -ignore_div_by_zero switch

Added eval -brute_force_equiv_checker_x mode

Added support for "2**n" shifter encoding

Added SAT support for $div and $mod cells

Added "clean -purge" and ";;;" support

Added ";;" as shortcut for "; clean;"

freduce performance fix

Added $div and $mod technology mapping

Added techmap -opt mode

Some fixes to improve determinism

Sort ctrl signals in fsm_extract

Added -try option to freduce pass

Added "clean" command (less verbose opt_clean)

Fixed topological ordering in freduce pass

Improved handling of private names in opt_clean and rename commands

Added stubnets example to manual prog chapter

Small bugfixes in freduce pass

Added freduce command

Fixed SigPool::del() method

Added proper deallocation of history buffer

Updated TODO section in README

Added "design" command (-reset, -save, -load)

Added "help -write-web-command-reference-manual"

Fixed comments in manual rtlil/ilang syntax

Added RTLIL and Liberty syntax highlighting to manual

Automatically run "proc" on extract map files

Added $lut cells and abc lut mapping support

Fixed "make clean" for manual files

Added web site link to README

Added Yosys Manual

More fixes in ternary op sign handling

Fixed sign handling in ternary operator

Added ast frontend refactoring to TODO

Another vloghammer related bugfix

Bugfixes for empty signal vectors

Fixed sign propagation in bit-wise operators

More fixes in ast expression sign/width handling

Merge branch 'master' of github.com:cliffordwolf/yosys

Fixed shift ops with large right hand side

Major redesign of expr width/sign detecion (verilog/ast frontend)

Fixed another bug found using vloghammer

Fixed AST_CONSTANT node generation

Removed tests/xsthammer

This test is now available as 'vloghammer' in a seperate repository:
https://github.com/cliffordwolf/VlogHammer

Added opt_clean -purge option