anlogic: fix dbits of Anlogic Eagle DRAM16X4

The dbits of DRAM16X4 is wrong set to 2, which leads to waste of DRAM
bits.

Fix the dbits number in the RAM configuration.

Signed-off-by: Icenowy Zheng <icenowy@aosc.io>

Merge pull request #746 from Icenowy/anlogic-dram

Support for DRAM inferring on Anlogic FPGAs

Merge pull request #742 from whitequark/changelog

Update CHANGELOG to mention my improvements

Merge pull request #741 from whitequark/ilang_slice_sigspec

read_ilang: allow slicing all sigspecs, not just wires

Merge pull request #744 from whitequark/write_verilog_$shift

write_verilog: handle the $shift cell

anlogic: add support for Eagle Distributed RAM

The MSLICEs on the Eagle series of FPGA can be configured as Distributed
RAM.

Enable to synthesis to DRAM.

As the Anlogic software suite doesn't support any 'bx to exist in the
initializtion data of DRAM, do not enable the initialization support of
the inferred DRAM.

Signed-off-by: Icenowy Zheng <icenowy@aosc.io>

Revert "Leave only real black box cells"

This reverts commit 43030db5fff285de85096aaf5578b0548659f6b7.

For a synthesis tool, generating EG_LOGIC cells are a good choice, as
they can be furtherly optimized when PnR, although sometimes EG_LOGIC is
not as blackbox as EG_PHY cells (because the latter is more close to the
hardware implementation).

Signed-off-by: Icenowy Zheng <icenowy@aosc.io>

Merge pull request #745 from YosysHQ/revert-714-abc_preserve_naming

Revert "Proof-of-concept: preserve naming through ABC using dress"

Revert "Proof-of-concept: preserve naming through ABC using dress"

write_verilog: handle the $shift cell.

The implementation corresponds to the following Verilog, which is
lifted straight from simlib.v:

    module \\$shift (A, B, Y);

    parameter A_SIGNED = 0;
    parameter B_SIGNED = 0;
    parameter A_WIDTH = 0;
    parameter B_WIDTH = 0;
    parameter Y_WIDTH = 0;

    input [A_WIDTH-1:0] A;
    input [B_WIDTH-1:0] B;
    output [Y_WIDTH-1:0] Y;

    generate
        if (B_SIGNED) begin:BLOCK1
            assign Y = $signed(B) < 0 ? A << -B : A >> B;
        end else begin:BLOCK2
            assign Y = A >> B;
        end
    endgenerate

    endmodule

Update CHANGELOG.

read_ilang: allow slicing sigspecs.

Merge pull request #736 from whitequark/select_assert_list

select: print selection if a -assert-* flag causes an error

select: print selection if a -assert-* flag causes an error.

Rename "fine:" label to "map:" in "synth_ice40"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #704 from webhat/feature/fix-awk

Using awk rather than gawk

write_verilog: add a missing newline.

Merge pull request #738 from smunaut/issue_737

verilog_parser: Properly handle recursion when processing attributes

Merge pull request #735 from daveshah1/trifixes

deminout fixes

Merge pull request #739 from whitequark/patch-1

Add .editorconfig file

Add .editorconfig file.

See https://editorconfig.org/ for details.

Fix equiv_opt indenting

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #724 from whitequark/equiv_opt

equiv_opt: new command, for verifying optimization passes

Merge pull request #734 from grahamedgecombe/fix-shuffled-bram-initdata

memory_bram: Fix initdata bit order after shuffling

Merge pull request #730 from smunaut/ffssr_dont_touch

ice40: Honor the "dont_touch" attribute in FFSSR pass

Merge pull request #729 from whitequark/write_verilog_initial

write_verilog: correctly map RTLIL `sync init`

Merge pull request #725 from olofk/ram4k-init

Only use non-blocking assignments of SB_RAM40_4K for yosys

Merge pull request #714 from daveshah1/abc_preserve_naming

Proof-of-concept: preserve naming through ABC using dress

Merge pull request #723 from whitequark/synth_ice40_map_gates

synth_ice40: split `map_gates` off `fine`

Merge pull request #722 from whitequark/rename_src

rename: add -src, for inferring names from source locations

Merge pull request #720 from whitequark/master

lut2mux: handle 1-bit INIT constant in $lut cells

verilog_parser: Properly handle recursion when processing attributes

Fixes #737

Signed-off-by: Sylvain Munaut <tnt@246tNt.com>

deminout: Consider $tribuf cells

Signed-off-by: David Shah <dave@ds0.me>

deminout: Don't demote constant-driven inouts to inputs

Signed-off-by: David Shah <dave@ds0.me>

memory_bram: Fix initdata bit order after shuffling

In some cases the memory_bram pass shuffles the order of the bits in a
memory's RD_DATA port. Although the order of the bits in the WR_DATA and
WR_EN ports is changed to match the RD_DATA port, the order of the bits
in the initialization data is not.

This causes reads of initialized memories to return invalid data (until
the initialization data is overwritten).

This commit fixes the bug by shuffling the initdata bits in exactly the
same order as the RD_DATA/WR_DATA/WR_EN bits.

Add yosys-smtbmc support for btor witness

Signed-off-by: Clifford Wolf <clifford@clifford.at>

ice40: Honor the "dont_touch" attribute in FFSSR pass

This is useful if you want to place FF manually ... can't merge SR in those
because it might make the manual placement invalid

Signed-off-by: Sylvain Munaut <tnt@246tNt.com>

Add "yosys-smtbmc --btorwit" skeleton

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix btor init value handling

Signed-off-by: Clifford Wolf <clifford@clifford.at>

write_verilog: correctly map RTLIL `sync init`.

equiv_opt: pass -D EQUIV when techmapping.

This allows avoiding techmap crashes e.g. because of large memories
in white-box cell models.

equiv_opt: new command, for verifying optimization passes.

Merge pull request #727 from whitequark/opt_lut

 opt_lut: leave intact LUTs with cascade feeding module outputs

opt_lut: leave intact LUTs with cascade feeding module outputs.

opt_lut: show original truth table for both cells.

opt_lut: add -limit option, for debugging misoptimizations.

Only use non-blocking assignments of SB_RAM40_4K for yosys

In an initial statement, blocking assignments are normally used
and e.g. verilator throws a warning if non-blocking ones are used.

Yosys cannot however properly resolve the interdependencies if
blocking assignments are used in the initialization of SB_RAM_40_4K
and thus this has been used.

This patch will change to use non-blocking assignments only for yosys

abc: Preserve naming through ABC using 'dress' command

Signed-off-by: David Shah <dave@ds0.me>

synth_ice40: split `map_gates` off `fine`.

Add missing .gitignore

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Bugfix in opt_expr handling of a<0 and a>=0

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Verific updates

Signed-off-by: Clifford Wolf <clifford@clifford.at>

rename: add -src, for inferring names from source locations.

lut2mux: handle 1-bit INIT constant in $lut cells.

This pass already handles INIT constants shorter than 2^width, but
that was not done for the recursion base case.

opt_lut: simplify type conversion. NFC.

Merge pull request #709 from smunaut/issue_708

Make return value of $clog2 signed

Merge pull request #718 from whitequark/gate2lut

 gate2lut: new techlib, for converting Yosys gates to FPGA LUTs

synth_ice40: add -noabc option, to use built-in LUT techmapping.

This should be combined with -relut to get sensible results.

gate2lut: new techlib, for converting Yosys gates to FPGA LUTs.

Fix typo.

Merge pull request #713 from Diego-HR/master

Changes in GoWin synth commands and ALU primitive support

Merge pull request #712 from mmicko/anlogic-support

Initial support for Anlogic FPGA

Rename opt_lut.cpp to opt_lut.cc

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #717 from whitequark/opt_lut

Add a new opt_lut pass, which combines inefficiently packed LUTs

Merge pull request #716 from whitequark/ice40_unlut

Extract ice40_unlut pass from ice40_opt

opt_lut: add -dlogic, to avoid disturbing logic such as carry chains.

opt_lut: always prefer to eliminate 1-LUTs.

These are always either buffers or inverters, and keeping the larger
LUT preserves more source-level information about the design.

opt_lut: collect and display statistics.

opt_lut: refactor to use a worker. NFC.

synth_ice40: add -relut option, to run ice40_unlut and opt_lut.

opt_lut: new pass, to combine LUTs for tighter packing.

Extract ice40_unlut pass from ice40_opt.

Currently, `ice40_opt -unlut` would map SB_LUT4 to $lut and convert
them back to logic immediately. This is not desirable if the goal
is to operate on $lut cells. If this is desirable, the same result
as `ice40_opt -unlut` can be achieved by running simplemap and opt
after ice40_unlut.

Merge pull request #719 from YosysHQ/q3k/flailing-around-trying-to-fix-osx

Fix Travis on OSX

travis/osx: fix, use clang instead of gcc

Fix typo

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #702 from smunaut/min_ce_use

Add option to only use DFFE is the resulting E signal would be use > N times

Changes in GoWin synth commands and ALU primitive support

Leave only real black box cells

Initial support for Anlogic FPGA

Merge pull request #676 from rafaeltp/master

Splits SigSpec into bits before calling check_signal_in_fanout (solves #675)

Improve ConstEval error handling for non-eval cell types

Signed-off-by: Clifford Wolf <clifford@clifford.at>

ice40: Add option to only use CE if it'd be use by more than X FFs

Signed-off-by: Sylvain Munaut <tnt@246tNt.com>

dff2dffe: Add option for unmap to only remove DFFE with low CE signal use

Signed-off-by: Sylvain Munaut <tnt@246tNt.com>

Make return value of $clog2 signed

As per Verilog 2005 - 17.11.1.

Fixes #708

Signed-off-by: Sylvain Munaut <tnt@246tNt.com>

Add iteration limit to "opt_muxtree"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Using awk rather than gawk

Update ABC to git rev 2ddc57d

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add "write_aiger -I -O -B"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge branch 'master' of github.com:YosysHQ/yosys

Merge pull request #697 from eddiehung/xilinx_ps7

Add support for PS7 block for Xilinx

Merge pull request #695 from daveshah1/ecp5_bb

ecp5: Adding some blackbox cells

Update ABC to git rev 68da3cf

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add support for Xilinx PS7 block

Set Verific flag vhdl_support_variable_slice=1

Signed-off-by: Clifford Wolf <clifford@clifford.at>

ecp5: Add 'fake' DCU parameters

Signed-off-by: David Shah <dave@ds0.me>

ecp5: Add blackboxes for ancillary DCU cells

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #696 from arjenroodselaar/verific_darwin

Use appropriate static libraries when building with Verific on MacOS

Fix "make ystests" to use correct Yosys binary

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Use appropriate static libraries when building with Verific on MacOS

Merge pull request #693 from YosysHQ/rlimit

improve rlimit handling in smtio.py