test.compat: reenable tests converting to Verilog.

compat.sim: fix deprecated stdlib import.

hdl.ir: rename .get_fragment() to .elaborate().

Closes #9.

test.compat: import tests from Migen as appropriate.

test_signed and test_coding are adjusted slightly to account for
differences in comb propagation between the simulators; we might want
to revert that eventually.

hdl.ast: fix shape calculation for *.

This was carried over from Migen, and is wrong there too.
Counterexample: 1'sd-1 * 4'sd-4 = 4'sd-4 (but should be 5'sd4).

back.pysim: fix behavior of initial cycle for sync processes.

The current behavior was introduced in 65702719, which was a wrong
fix for an issue that was actually fixed in 12e04e4e. This commit
effectively reverts 65702719 and 1782b841.

lib.fifo: in FIFOInterface.read(), check readable on the right cycle.

compat.genlib.fifo: adjust _FIFOInterface shim to not require fwft=.

lib.fifo: fix typo in AsyncFIFO documentation.

lib.fifo: add AsyncFIFO and AsyncFIFOBuffered.

back.pysim: wake up processes before ever committing any values.

Otherwise, the contract of the simulator to sync processes is not
always fulfilled.

compat.genlib.cdc: add missing import.

compat.genlib.cdc: add GrayCounter and GrayDecoder shims.

lib.coding: add GrayEncoder and GrayDecoder.

Unlike the Migen ones, these are purely combinatorial.

lib.coding: add width as attribute to all coders.

lib.fifo: use memory in the FIFO model.

This is unfortunately more complicated, but results in a much faster
proof.

lib.fifo: use model equivalence to simplify formal specification.

This is unfortunately slow, and should probably be using theory
of arrays.

hdl.ast: implement shape for modulo operator.

hdl.ast: add Value.implies.

hdl.xfrm: mark internal registers used in lowering Sample().

doc: update COMPAT_SUMMARY.

fhdl.specials: add compatibility shim for Tristate.

lib.fifo: fix simulation read/write methods to take only one cycle.

compat.genlib.fifo: add aliases for SyncFIFO, SyncFIFOBuffered.

lib.fifo: formally verify FIFO contract.

hdl.ast: give Assert and Assume their own src_loc.

This helps with patterns like `Assert(fsm.ongoing("IDLE"))`, which
would otherwise point into nMigen internals.

back.rtlil: only emit each AnyConst/AnySeq cell once.

These are semantically like signals, not like constants.

cli: add missing default for `generate`

lib.fifo: add basic formal specification.

hdl.ast: allow sampling ClockSignal, ResetSignal.

hdl.ast: add Past, Stable, Rose, Fell.

formal: extract from toplevel module.

The nMigen formal language is about to get *much* larger and will
keep growing faster than the rest of nMigen language, so it makes
good sense to extract it. Further, this makes it easier to qualify
formal keywords like `formal.AnyConst()` without directly importing
hdl.ast.

hdl.xfrm: add SampleLowerer.

hdl.ast: add Sample.

lib.fifo: port sync FIFO queues from Migen.

hdl.ast: fix naming of Signal.like() signals when tracer fails.

back.rtlil: slightly nicer naming for $next signals. NFC.

back.rtlil: rename \sig$next to $next$sig.

These used to serve a useful purpose being public, back when the RTLIL
backend was immature. Not anymore; now they merely clutter up views
in gtkwave and so on.

Travis: install SymbiYosys and Yices2.

In preparation for adding formal tests.

Unbreak 655d02d5.

back.rtlil: Generate $anyconst and $anyseq cells.

hdl.xfrm: Add on_AnyConst and on_AnySeq abstract methods for ValueVisitor and children.

hdl.ast: Add AnyConst and AnySeq value types.

README: add LambdaConcept sponsorship

lib.io: pass pin to platform.get_tristate().

hdl.ir: allow explicitly requesting flattening.

lib.io: lower to platform-independent tristate buffer.

hdl: make ClockSignal and ResetSignal usable on LHS.

Fixes #8.

hdl.dsl: cases wider than switch test value are unreachable.

In 3083c1d6 they were erroneously fixed via truncation.

hdl.dsl: accept (but warn on) cases wider than switch test value.

Fixes #13.

back.pysim: handle non-driven, non-port signals.

Fixes #20.

back.verilog: better error message if Yosys is not found.

Fixes #17.

back.verilog: remove undriven check.

This check no longer finds bugs and is prone to false positives.
Instead, we should do integration tests on the entire stack, from
fragments to Verilog.

Fixes #23.

Give the top level scope a name to fix VCD hierarchy.

hdl.ast: allow slicing [n:n] into n-bit value.

back.rtlil: translate empty slices correctly.

back.rtlil: Generate RTLIL for Assert/Assume statements.

hdl.xfrm: Add Assert and Assume abstract methods for StatementVisitor, implement for children.

hdl.dsl: Support Assert and Assume where an Assign can occur.

hdl.ast: Add Assert and Assign statements.

hdl.ast: experimentally add Value._as_const.

Useful for writing e.g. decoders that accept Cat, etc as argument.

back.rtlil: fix typo.

hdl.rec: include record name in error message.

hdl.rec: use a helpful error on unknown field reference.

hdl.mem: add DummyPort, for testing and verification.

back.rtlil: match shape of Array elements to ArrayProxy shape.

Fixes #15.

back.rtlil: fix typo.

lib.cdc: fix tests to actually run.

back.pysim: warn if simulation is not run.

This would have prevented 3ea35b85.

hdl.rec: add basic record support.

tracer: factor out get_src_loc().

lib.coding: fix tests to actually run, and fix code to fix tests.

hdl.dsl: add support for fsm.ongoing().

hdl.mem: add missing __all__.

compat.genlib.coding: fix import.

lib.coding: port from Migen.

lib.cdc: add tests for MultiReg.

hdl.dsl: forbid m.next= inside of FSM but outside of FSM state, too.

hdl.dsl: provide generated values for FSMs.

hdl.ir: add an API for retrieving generated values, like FSM signal.

This is useful for tests.

examples: add an FSM usage example (UART receiver).

hdl.dsl: add signal decoder to FSM state signal.

hdl.dsl: implement FSM.

back.rtlil: clarify $verilog_initial_trigger behavior. NFC.

back.rtlil: unbreak d47c1f8a.

hdl.mem: allow omitting memory simulation logic.

Trying to transform very large arrays is slow.

back.rtlil: use one $meminit cell, not one per word.

This is *far* more efficient.

hdl.xfrm, back.rtlil: implement and use LHSGroupFilter.

This is a refactoring to simplify reusing the filtering code in
simulation, and separate that concern from backends in general.

hdl.xfrm: implement SwitchCleaner, for pruning empty switches.

back.rtlil: always output negative values as two's complement.

- is valid in RTLIL but means something entirely different.

back.rtlil: emit dummy logic to work around Verilog deficiencies.

back.rtlil: do not translate empty fragments.

The resulting Verilog confuses some frontends.

back.rtlil: only translate switch tests once.

This seems to affect synthesis with Yosys but only marginally.
It is mostly a speed and readability improvement.

cli: generate: guess file type from extension.

back.rtlil: fix swapped operands in mux codegen.

cli: new module, for basic design generaton/simulation.

hdl.xfrm: avoid cycles in union-find graph in LHSGroupAnalyzer.

compat.genlib.fsm: fix naming for non-Signal LHS.

hdl.ir: flatten hierarchy based on memory accesses, too.

hdl.ir: factor out _merge_subfragment. NFC.