global: pep8 (E203)

global: pep8 (E231)

global: pep8 (E201)

global: pep8 (E302)

global: pep8 (replace tabs with spaces)

litesata: more pep8 (when convenient), should be almost OK

litesata: pep8 (E265)

litesata: pep8 (E261, E271)

litesata: pep8 (W292)

litesata: pep8 (E225)

litesata: pep8 (E222)

litesata: pep8 (E401)

litesata: pep8 (E203)

litesata: pep8 (E231)

litesata: pep8 (E302)

litesata: pep8 (replace tabs with spaces)

litescope/examples_designs: add build directory

liteusb: more pep8 (when convenient), should be almost OK

liteusb: pep8 (E265)

liteusb: pep8 (E225)

liteusb: pep8 (E222)

liteusb: pep8 (E231)

liteusb: pep8 (E201)

liteusb: pep8 (E302)

liteusb: pep8 (replace tabs with spaces)

litescope: more pep8 (when convenient), should be almost OK

litescope: pep8 (E265)

litescope: pep8 (E261, E271)

litescope: pep8 (W292)

litescope: pep8 (E225)

litescope: pep8 (E222)

litescope: pep8 (E401)

litescope: pep8 (E203)

litescope: pep8 (E231)

litescope: pep8 (E201)

litescope: pep8 (E302)

litescope: pep8 (replace tabs with spaces)

liteeth: more pep8 (when convenient), should be almost OK

liteeth: pep8 (E265)

liteeth: pep8 (E261, E271)

liteeth: pep8 (W292)

liteeth: pep8 (E225)

liteeth: pep8 (E222)

liteeth: pep8 (E401)

liteeth: pep8 (E203)

liteeth: pep8 (E231)

liteeth: pep8 (E201)

liteeth: pep8 (E302)

liteeth: pep8 (replace tabs with spaces)

liteeth/phy/gmii: fix clock generation for mii mode (clock_pads.tx is an input)

microudp.c: add #ifdef on ethmode (bios generation for gmii or mii was broken)

liteeth/phy/gmii_mii: add pads registers in RX

liteeth/phy/gmii_mii: avoid doubling pads register on TX

liteeth/phy/__init__.py: add more comments

microudp: fix if (

liteeth/phy/gmii_mii: add clock counter and use it in bios to select mode

liteeth/phy: add GMII/MII phy
for now swicth is manual, we will need a clk counter to allow software or logic to automatically switch between GMII and MII

liteeth/phy/mii: simplify LiteEthPHYMIIRX using Converter

liteeth/phy/mii: simplify LiteEthPHYMIITX using Converter

liteeth/phy/mii: assign tx_er only if exists (as it's done on GMII)

liteeth/phy/mii: allow use of MII phy on GMII/MII chips that do not have phy clock provided by the FPGA (tested on KC705)

timer: revert prescaler (we will in fact use a software prescaler for uIP)

timer: add prescaler

s6ddrphy: redo phase_sel, get rid of CLOCK_DEDICATED_ROUTE

liteeth: adapt to new ModuleTransformer

litesata: update build core target generation

lite*: finish ModuleTransformer adaptations (need to be tested on board)

soc,cpuif: support user defined constants

make: add target in build names

soc: use new ModuleTransformer API

lite*: adapt to new ModuleTransformer semantics

NOTE: There is loads of duplicated code between the lite*
modules that should be shared.

soc/cpuif: fix CSR base generation for memories (name is already fullname)

soc: add memory.name_override to name when adding csrbankarray.srams to csr_regions

use str.format

software/common.mak: fix alignment in quiet output

soc/cpuif: fix get_csr_header when obj is Memory (thanks ccube)

make.py: use os.path.join

crt0-or1k: clean up indentation

remove use of _r prefix on CSRs

move gpio from cpu.peripherals to com

libbase: implement flush_l2_cache for or1k

minor cleanups

Merge branch 'master' of github.com:m-labs/misoc

adapt LiteSATA to new SoC

adapt LiteEth to new SoC

adapt LiteScope to new SoC

soc/sdram: fix do_finalize

soc: use set

soc: simplify integrated memory parameters

soc/sdram: minor cleanup

litesata: adapt to new SoC API

soc: remove cpu_boot_file argument

soc: remove cpu_or_bridge and with_cpu arguments

soc: retrieve csr and memory regions using methods

soc: use add_wb_master function

soc: simplify/fix csr busword

soc: remove unnecessary imports

soc: improve memory region conflict check

soc: remove ns function

sdram: remove redundant with_l2 parameter (equivalent to l2_size != 0)