edid.py: sample SCL only every 64 clock cycles, to avoid bouncing

Possibly due to SCL rising fairly slowly (in the 0.5-1 us range),
bouncing has been observed while crossing the "forbidden" region
between Vil(max) and Vih(min).

By lowering the sample rate from once per system clock to once
every 64 clock cycles, we make sure we sample at most once during
the bounce interval and thus never see a false edge. (Although we
may see a rising edge one sample time late, which is perfectly
harmless.)

framebuffer: use new flow API

dfii: adapt to new Record API

Convert to new CSR API

framebuffer: larger counters

m1crg: reset VGA clock generator

framebuffer: process two pixels per system clock cycle

top: allocate one more ASMI port to framebuffer

m1crg: allow up to 150MHz pixel clock

crg: support VGA pixel clock reprogramming

Use new Mibuild generic_platform API

framebuffer: RGBA -> ARGB

fb: better ordering of pixels within ASMI words

Automatically build CSR access functions

software/include/base: C++ compatibility

software/common.mak: add C++ definitions

software/videomixer: report char position + detected resolution, detect phase at beginning

dvisampler: add resolution detection

dvisampler/charsync: report position

dvisampler/decoding: set C to 0 during data

dvisampler/charsync: fix found_control signal

software/stddef.h: c++ compat for NULL

dvisampler: clean up EDID data

dvisampler: decode before channel sync

dvisampler: decoding

dvisampler: channel synchronization

dvisampler: character synchronization

dvisampler/datacapture: deserialize to 10 bits

dvisampler/clocking: generate pix reset

software/videomixer: quick hack for phase detection

software: add videomixer base files

software/bios: change boot order

dvisampler: software controlled phase detector

dvisampler/clocking: proper pix5x reset synchronization

dvisampler: use pix5x as IODELAY clock

Use Instance.Input(..., ClockSignal/ResetSignal) instead of Instance.ClockPort/ResetPort

m1crg: set CLKIN_PERIOD for vga_clock_gen

dvisampler/datacapture: connect IODELAY IOCLK0

dvisampler/datacapture: fix tap counter reg

dvisampler: fixes

dvisampler: add clocking and phase detector

MultiReg: remove idomain

Use new ClockDomain API

software/bios: default length 4 for mr command

Instantiate DVI sampler core for both ports

dvisampler: add core, EDID support

build.py: use implicit get_fragment

Use automatic register naming

Use new module, autoreg and eventmanager Migen APIs

software/libcompiler-rt: add ctzsi2

lm32: update

m1crg: advance off-chip DDR clock phase

bios: print number of memory errors

build: support optional MMU

lm32: use submodule

Use new 'specials' API

corelogic -> genlib

Build FPG file

tools: add byteswap

bios: use puts for long string

bios: add build date to banner

Makefile: correct bitstream filename

software: go back to GCC

load.jtag: remove CFG_OUT/CFG_IN instructions

m1crg: fix signal names

Use Mibuild

tb: use default runner

software/include: add float.h

software/include: add stdbool.h

software: hide and delete .ts files

software: compile compiler-rt ourselves

software/include/base/stdint.h: add INT32_C

software: run the assembler ourselves to prevent future time wastage due to breakage of our custom Clang toolchain

software/common.mak: remove -fsigned-char from CFLAGS

software/common.mak: use -target instead of deprecated -ccc-host-triple

software/include/base/stdint.h: more definitions

Do not use super()

Move Token

Remove ActorNode

Fix instantiations

bank/csrgen: interface -> bus

Merge branch 'master' of github.com:milkymist/milkymist-ng

Use Wishbone SRAM component from Migen

lm32: fix watchpoints

The wp_match_n vector is off by one. Which results in undefined states, at
least in simulation.

Signed-off-by: Michael Walle <michael@walle.cc>

Replace Signal(bits_for(... with Signal(max=...

Use new bitwidth/signedness system

Remove Constant

Workaround for zero-delay loop simulation problem with Icarus Verilog. TODO: clarify and revert this commit.

sram: do not use MemoryPort

tb/asmicon/asmicon_wb: more complete testing by default

tb/asmicon: new initiator API

lm32: replace $clog2 with macro

Unfortunately, XST does not support $clog2 with the localparam keyword
(the parameter keyword works just fine). Define a macro which replaces the
call with a constant function.

This commit can be reverted if the bug in XST is fixed.

Signed-off-by: Michael Walle <michael@walle.cc>

lm32: split lm32_include.v

lm32: fix documentation style

Signed-off-by: Michael Walle <michael@walle.cc>

lm32: remove unneeded parameter in lm32_dp_ram

addr_depth can be computed by addr_width.

Signed-off-by: Michael Walle <michael@walle.cc>

lm32: rename mem array in lm32_dp_ram

Be compatible with original proprietary DP RAM instantiation. This is
needed for simulation, where r0 is initialized to zero in lm32_cpu.v.

Signed-off-by: Michael Walle <michael@walle.cc>

lm32: replace clogb2 by builtin $clog2

This function is fixed in ISE since version 14.1 (see AR #44586). If the
builtin function is used, the design can be simulated with Icarus Verilog.

Signed-off-by: Michael Walle <michael@walle.cc>

framebuffer: use new SingleGenerator

Remove uses of the RE signal on field registers

Define clock domains instead of passing extra clocks as regular signals