i965: Enable loops in the VS.

Passes piglit glsl-vs-loop testcase.

Bug #20171

mesa: nicer vertex setup

st/mesa: use st_context() helper

softpipe: remove no-op softpipe_init_texture_funcs() function

softpipe: remove unused #includes, move comment

util: remove unneeded #includes

softpipe: reformatting, clean-ups, comments

util: minor clean-ups, reformatting

softpipe: remove unneeded #includes

Merge branch 'mesa_7_6_branch'

st/xorg: rename ctx to pipe to match every other gallium state tracker

plus it avoids the "ctx->ctx->" syntax

Merge branch 'mesa_7_5_branch' into mesa_7_6_branch

intel: disable intel_stencil_drawpixels() for now

It doesn't work reliably even when all the prerequisite checks are made.

st/xorg: temporarily disablie copies

st/xorg: implement pipelines surface/texture copies

st/xorg: unite finalization and stub out pipelined copies

st/xorg: abstract flushing and syncing for the exa code

st/xorg: disable solid fills until copies are accelerated as well

st/xorg: implement exasolids with full pipelining

plus fix some small issues with the shaders

st/xorg: start adding support for surface fills

docs: document Gallium glDrawPixels(GL_STENCIL_INDEX) fix

softpipe: minor indentation fix

softpipe: set dirty_render_cache in softpipe_clear()

This fixes a bug seen when doing a glDrawPixels(GL_STENCIL_INDEX) right
after a glClear().  The check-for-flush test was failing because we
didn't set the dirty_render_cache flag in softpipe_clear().  So we saw
stale data when we mapped the stencil buffer.

nv50: Fix tiling mode for lower mipmap levels.

docs: initial 7.5.2 release notes page

Fix merge fail

One of the conflicst from this merge was missed:

commit 0c309bb494b6ee1c403442d1207743f749f95b6e
Merge: c6c44bf d27d659
Author: Brian Paul <brianp@vmware.com>
Date:   Wed Sep 9 08:33:39 2009 -0600

tgsi: use new tgsi_call_record to handle execution mask stacks

This fixes some issues when "return"ing from nested loops/conditionals.

mesa: need to set all stencil bits to 0 before setting the 1 bits

Plus, check for pixel transfer stencil index/offset.

Merge branch 'mesa_7_5_branch' into mesa_7_6_branch

Conflicts:
src/mesa/drivers/dri/intel/intel_context.c

i965: Fix relocation delta for WM surfaces.

This was a regression in 0f328c90dbc893e15005f2ab441d309c1c176245.

Bug #23688
Bug #23254
(cherry picked from commit 5604b27b9326ac542069a49ed9650c4b0d3e939a)

intel: add B43 chipset support

Signed-off-by: Zhenyu Wang <zhenyuw@linux.intel.com>
Signed-off-by: Ian Romanick <ian.d.romanick@intel.com>
Hopefully this will be one of the last cherry-picks.

(cherry picked from commit ca246dd186f9590f6d67038832faceb522138c20)

intel: Don't forget to map the depth read buffer in spans.

This broke BlitFramebufferEXT(GL_DEPTH_BUFFER_BIT).

r300: enable rb3d_discard_src_pixel_lte_threshold for more chips on dri2

r300: add full support for two sided stencil on r5xx for dri2

mesa: fix cut&paste typos

mesa: in texenvprogram code, only do saturation when really needed.

For some env modes (like modulate or replace) we don't have to clamp
because we know the results will be in [0,1].

gallium: Add PIPE_OS_APPLE back to auxiliary/util/u_time.h.

Fixes typo from commit c6c44bf48124dd5b4661014a8d58482c5a54557f.

util: Add PIPE_OS_APPLE back to auxiliary/util/u_time.h.

Fixes typo from commit c6c44bf48124dd5b4661014a8d58482c5a54557f.

radeon: Change debugging code to use macros instead of inline functions.

Variadic functions can't be inlined which makes debugging to have quite large
function overead. Only aleternative method is to use variadic macros which are
inlined so compiler can optimize debugging to minimize overhead.

llvmpipe: Fix alpha test.

llvmpipe: Mask out color channels not present in the color buffer.

llvmpipe: Fix sampling from depth textures. Respect texture compare func.

Fixes Mesa shadowtex sample.

llvmpipe: Skip blending when mask is zero.

This increases quake3 timedemo fps another 10%.

llvmpipe: Proper control flow builders.

New control flow helper functions which keep track of all variables
and generate the correct Phi functions.

This re-enables skipping the fs execution of quads masked out by
the rasterizer, early z testing, and kill opcode.

This yields a performance improvement of around 20%.

llvmpipe: Copy the texture target into the sampler static state.

Hunk forgotten in previous commit.

llvmpipe: Quick hack for 1D textures.

scons: Pass -mstackrealign option to gcc.

It is impossible to have gcc generate SSE code without it, as thirdparty
applications often call us with an unaligned stack pointer.

llvmpipe: Fix depth mask computation.

Fixes depth test for 24bit depth formats.

llvmpipe: Include zsbuf's format in the fragment shader key.

util: Fix depth/stencil format description.

Inverse channel order.

llvmpipe: Debug function to check stack alignment.

Doing alignment check in locus is redundant, as gcc alignment assumptions
will optimize away the check.

i965: Fix relocation delta for WM surfaces.

This was a regression in 0f328c90dbc893e15005f2ab441d309c1c176245.

Bug #23688
Bug #23254

mesa: include new u_format.csv file in tarballs

radeon: Add more verbose error message for failed command buffer.

i965: fix an overlooked merge conflict

r600: check if textures are actually enabled before submission

noticed by taiu on IRC.

Merge branch 'mesa_7_6_branch'

mesa: regenerate get.c form get_gen.py

mesa: move call to init_c_cliptest() from enable.c to tnl module.

Fixed gallium build breakage.

Merge branch 'mesa_7_5_branch' into mesa_7_6_branch

Conflicts:

Makefile
configs/default
progs/glsl/Makefile
src/gallium/auxiliary/util/u_simple_shaders.c
src/gallium/state_trackers/glx/xlib/xm_api.c
src/mesa/drivers/dri/i965/brw_draw_upload.c
src/mesa/drivers/dri/i965/brw_vs_emit.c
src/mesa/drivers/dri/intel/intel_context.h
src/mesa/drivers/dri/intel/intel_pixel.c
src/mesa/drivers/dri/intel/intel_pixel_read.c
src/mesa/main/texenvprogram.c
src/mesa/main/version.h

gallium: Added HaikuOS platform

mesa: disable GL_LUMINANCE case in _mesa_meta_draw_pixels()

Works around a bug found on i965.  See bug 23670.

scons: Set default_dri to no for Mac OS.

Mac OS does not have libdrm.

r600: fix ftp for dri1

We use t->bo for dri1 since r600 uses CS for dri1.

intel: add B43 chipset support

Signed-off-by: Zhenyu Wang <zhenyuw@linux.intel.com>

r600: don't setup hardware state if TFP

if we have a BO here it means TFP and we should have set it
up already.

tested by b0le on #radeon

progs/tests: added Z invert option

mesa: bump version to 7.7

gallium: added r8g8b8_get/put_tile_rgba()

progs/demos: added RGB invert option

mesa: fix viewport_z_clip breakage

i915g: Add buffer write callback

i915g: Reorg vbuf code a bit

i915g: pwrite batchbuffer instead of map

i915g: Keep vertex buffers in a fifo

util: Add super simple fifo

i915g: Map vertex buffers via gtt

i915g: Remove lib prefix from driver

docs: Add basic 7.7 relnotes.

intel: Add support for ARB_draw_elements_base_vertex.

On the 965, we just drop the value into the primitive packet.  On non-945,
we rely on the sw tnl code handling it.

mesa: Add support for ARB_draw_elements_base_vertex.

glapi: Add ARB_draw_elements_base_vertex

mesa: Expose NV_depth_clamp if ARB_depth_clamp is supported.

The wording of these two is exactly the same, except for the issue
"Can fragments with wc<=0 be generated when this extension is supported?",
which idr thinks is a non-issue for us.

i965: Add support for ARB_depth_clamp.

Regenerate files for GL_ARB_depth_clamp.

mesa: Add support for ARB_depth_clamp.

This currently doesn't include fixing up the cliptests in the assembly
paths to support ARB_depth_clamp, so enabling depth_clamp forces the C path.

i965: Respect spec requirement for pixel shader computed depth with no zbuffer.

i965: Set NULL WM surfaces as tiled according to requirement by specs.

i965: Use the renderbuffer surface size instead of region size for WM surfaces.

For drawing to lower mipmap levels, the region size makes the renderbuffer
be the size of the lowest level, instead of the current level.  On DRI1,
Brian previously found that the RB size was incorrect, so leave this broken
there.

Revert "intel: helper to debug bufmgr (disabled)"

This reverts commit e0ec405a9fa6fbc1cf2ac531ed5efd1a64e01f18.

This is already available in INTEL_DEBUG=bufmgr in the environment.

mesa: bump version to 7.5.2

I'm not 100% sure there'll be a 7.5.2 release, but just in case.

i965: #include clean-ups

intel: #include clean-ups

i965: use _mesa_is_bufferobj()

Also, remove unneeded call to _mesa_validate_pbo_access().  It's done by
core Mesa as the comment suggested.

i965: use _mesa_is_bufferobj()

i965: use _mesa_is_bufferobj()

i965: use _mesa_is_bufferobj()

r600: fix dri2 clipping

i965: fix incorrect test for vertex position attribute

st/xorg: Add support for EXA_MIXED_PIXMAPS and EXA_SUPPORTS_PREPARE_AUX.

Also make sure not to leak malloced memory when switching pixmaps to texture
based.