We can now handle array slices (e.g. $size(x[1]) etc. )

Fixed comments, removed debug message

Added $high(), $low(), $left(), $right()

Bump version

Merge pull request #2369 from Xiretza/gitignores

Add missing gitignores for test artifacts

Bump version

Merge pull request #2371 from whitequark/cxxrtl-debug-info

cxxrtl: expose port direction and driver kind in debug information

Bump version

cxxrtl: expose driver kind in debug information.

This can be useful to determine whether the wire should be a part of
a design checkpoint, whether it can be used to override design state,
and whether driving it may cause a conflict.

cxxrtl: improve handling of FFs with async inputs (other than CLK).

Before this commit, the meaning of "sync def" included some flip-flop
cells but not others. There was no actual reason for this; it was
just poorly defined.

After this commit, a "sync def" means that a wire holds design state
because it is connected directly to a flip-flop output, and may never
be unbuffered. This is not affected by presence of async inputs.

cxxrtl: expose port direction in debug information.

This can be useful to distinguish e.g. a combinatorially driven wire
with type `CXXRTL_VALUE` from a module input with the same type, as
well as general introspection.

cxxrtl: fix typo in comment. NFC.

cxxrtl: fix inaccuracy in CXXRTL_ALIAS documentation. NFC.

Nodes driven by a constant value have type CXXRTL_VALUE and their
`next` pointer set to NULL. (This is already documented.)

Use latest verific

Bump version

Merge pull request #2352 from zachjs/const-func-localparam

Allow localparams in constant functions

Merge pull request #2366 from zachjs/library-format

Simple support for %l format specifier

Merge pull request #2353 from zachjs/top-scope

Module name scope support

Merge pull request #2365 from zachjs/const-arg-loop-split-type

Fix constant args used with function ports split across declarations

Bump version

Add missing gitignores for test artifacts

Reorder to prevent crash

Merge pull request #2368 from YosysHQ/verific_portrange

Fix import of VHDL enums

ast recognize lower case x and z and verific gives upper case

Do not check for 1 and 0 only

Fix import of VHDL enums

Bump version

write_smt2: fix SMT-LIB tutorial URL

Simple support for %l format specifier

Yosys doesn't support libraries, so this provides the same behavior as
%m, as some other tools have opted to do.

Fix constant args used with function ports split across declarations

Bump version

intel_alm: better map wide but shallow multiplies

Bump version

Merge pull request #2364 from whitequark/manual-typo

manual: fix typo

manual: fix typo.

Merge pull request #2357 from whitequark/cxxflags-MP

Add -MP to CXXFLAGS

Merge pull request #2356 from whitequark/flatten-techmap-no-tpl_driven-sigmap

flatten, techmap: don't canonicalize tpl driven bits via sigmap

Merge pull request #2358 from whitequark/rename-ilang-to-rtlil

Replace "ILANG" with "RTLIL" everywhere

dfflegalize: Fix decision tree for adffe.

When an adffe is being legalized, and is not natively supported,
prioritize unmapping to adff over converting to dffsre if dffsre is not
natively supported itself.

Fixes #2361.

Bump version

intel_alm: Add multiply signedness to cells

Quartus assumes unsigned multiplication by default, breaking signed
multiplies, so add an input signedness parameter to the MISTRAL_MUL*
cells to propagate to Quartus' <family>_mac cells.

Replace "ILANG" with "RTLIL" everywhere.

The only difference between "RTLIL" and "ILANG" is that the latter is
the text representation of the former, as opposed to the in-memory
graph representation. This distinction serves no purpose but confuses
people: it is not obvious that the ILANG backend writes RTLIL graphs.

Passes `write_ilang` and `read_ilang` are provided as aliases to
`write_rtlil` and `read_rtlil` for compatibility.

Add -MP to CXXFLAGS.

This avoids an issue where deleting or moving headers breaks the next
incremental build until the outdated *.d files are deleted.

flatten, techmap: don't canonicalize tpl driven bits via sigmap.

For connection `assign a = b;`, `sigmap(a)` returns `b`. This is
exactly the opposite of the desired canonicalization for driven bits.
Consider the following code:

    module foo(inout a, b);
      assign a = b;
    endmodule
    module bar(output c);
      foo f(c, 1'b0);
    endmodule

Before this commit, the inout ports would be swapped after flattening
(and cause a crash while attempting to drive a constant value).

This issue was introduced in 9f772eb9.

Fixes #2183.

Merge pull request #2355 from YosysHQ/verific_improvements

Add formal apps and template generators

Add formal apps and template generators

Merge pull request #2351 from pbsds/proc_nomux

Add -nomux switch to proc

Bump version

Merge pull request #2349 from nmoroze/smt2-bugfix

Ensure smt2 comments are associated with accessors

Module name scope support

Allow localparams in constant functions

Bump version

synth_intel: Remove incomplete Arria 10 GX support.

The techmap rules for this target do not work in the first place (note
lack of >2-input LUT mappings), and if proper support is ever added,
it'd be better placed in the synth_intel_alm backend.

proc: Add -nomux switch

running proc -nomux will ommit the proc_mux pass

Ensure smt2 comments are associated with accessors

intel: move Cyclone V support to intel_alm

Merge pull request #2347 from YosysHQ/mwk/techmap-shift-fixes

techmap/shift_shiftx: Remove the "shiftx2mux" special path.

Merge pull request #2344 from YosysHQ/mwk/opt_share-fixes

opt_share: Refactor, fix some bugs.

Merge pull request #2337 from YosysHQ/mwk/clean-keep-wire

opt_clean: Fix module keep rules.

Merge pull request #2333 from YosysHQ/mwk/peepopt-shiftmul-signed

peeopt.shiftmul: Add a signedness check.

Merge pull request #2328 from YosysHQ/mwk/opt_dff-cleanup

Remove passes redundant with opt_dff

Merge pull request #2327 from YosysHQ/mwk/techmap-constmap-fix

techmap.CONSTMAP: Handle outputs before inputs.

Merge pull request #2326 from YosysHQ/mwk/peeopt-muldiv-sign

peepopt.muldiv: Add a signedness check.

Merge pull request #2319 from YosysHQ/mwk/techmap-celltype-pattern

techmap: Add support for [] wildcards in techmap_celltype.

techmap/shift_shiftx: Remove the "shiftx2mux" special path.

Our techmap rules for $shift and $shiftx cells contained a special path
that aimed to decompose the shift LSB-first instead of MSB-first in
select cases that come up in pmux lowering.  This path was needlessly
overcomplicated and contained bugs.

Instead of doing that, just switch over the main path to iterate
LSB-first (except for the specially-handled MSB for signed shifts
and overflow handling).  This also makes the code consistent with
shl/shr/sshl/sshr cells, which are already decomposed LSB-first.

Fixes #2346.

Bump version

Merge pull request #2122 from PeterCrozier/struct_array2

Support 2D bit arrays in structures. Optimise array indexing.

Bump version

Ensure \A_SIGNED is never used with $shiftx

It has no effect on the output ($shiftx doesn't perform any sign
extension whatsoever), so an attempt to use it should be caught early.

Respect \A_SIGNED for $shift

This reflects the behaviour of $shr/$shl, which sign-extend their A
operands to the size of their output, then do a logical shift (shift in
0-bits).

include both power-of-two and non-power-of-two testcases

Merge pull request #2339 from zachjs/display-format-0s

Allow %0s $display format specifier

Merge pull request #2338 from zachjs/const-branch-finish

Propagate const_fold through generate blocks and branches

Merge pull request #2317 from zachjs/expand-genblock

Fix generate scoping issues

Merge branch 'zachjs-const-func-block-var'

Merge branch 'const-func-block-var' of https://github.com/zachjs/yosys into zachjs-const-func-block-var

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

Merge pull request #2281 from zachjs/const-real

Allow reals as constant function parameters

opt_share: Refactor, fix some bugs.

Fixes #2334.
Fixes #2335.
Fixes #2336.

Bump version

intel_alm: fix typo in MISTRAL_MUL27X27 cell name

Bump version

Merge pull request #2340 from andy-knowles/cxxrtl-fix-alu-carryout

cxxrtl.h: Fix incorrect CarryOut in alu when Bits % 32 != 0 && Invert == False

cxxrtl.h: Fix incorrect CarryOut in alu()

intel_alm: add more megafunctions. NFC.

cxxrtl.h: Fix incorrect CarryOut in alu when Bits % 32 != 0 && Invert == False

Bump version

Propagate const_fold through generate blocks and branches

Allow %0s $display format specifier

opt_clean: Fix module keep rules.

- wires with keep attribute now force a module to be kept
- presence of $memwr and $meminit cells no longer forces a module to be
  kept

Remove now-redundant dff2dffe pass.

Remove now-redundant dff2dffs pass.

peepopt: Remove now-redundant dffmux pattern.

Remove now-redundant opt_rmdff pass.

Replace opt_rmdff with opt_dff.

peeopt.shiftmul: Add a signedness check.

Fixes #2332.

techmap.CONSTMAP: Handle outputs before inputs.

Fixes #2321.

peepopt.muldiv: Add a signedness check.

Fixes #2318.

techmap: Add support for [] wildcards in techmap_celltype.

Fixes #1826.

Fix generate scoping issues

- expand_genblock defers prefixing of items within named sub-blocks
- Allow partially-qualified references to local scopes
- Handle shadowing within generate blocks
- Resolve generate scope references within tasks and functions
- Apply generate scoping to genvars
- Resolves #2214, resolves #1456

Bump YOSYS_VER

Signed-off-by: Claire Wolf <claire@symbioticeda.com>