equiv_opt: pass -D EQUIV when techmapping.

This allows avoiding techmap crashes e.g. because of large memories
in white-box cell models.

equiv_opt: new command, for verifying optimization passes.

Merge pull request #709 from smunaut/issue_708

Make return value of $clog2 signed

Merge pull request #718 from whitequark/gate2lut

 gate2lut: new techlib, for converting Yosys gates to FPGA LUTs

synth_ice40: add -noabc option, to use built-in LUT techmapping.

This should be combined with -relut to get sensible results.

gate2lut: new techlib, for converting Yosys gates to FPGA LUTs.

Fix typo.

Merge pull request #713 from Diego-HR/master

Changes in GoWin synth commands and ALU primitive support

Merge pull request #712 from mmicko/anlogic-support

Initial support for Anlogic FPGA

Rename opt_lut.cpp to opt_lut.cc

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #717 from whitequark/opt_lut

Add a new opt_lut pass, which combines inefficiently packed LUTs

Merge pull request #716 from whitequark/ice40_unlut

Extract ice40_unlut pass from ice40_opt

opt_lut: add -dlogic, to avoid disturbing logic such as carry chains.

opt_lut: always prefer to eliminate 1-LUTs.

These are always either buffers or inverters, and keeping the larger
LUT preserves more source-level information about the design.

opt_lut: collect and display statistics.

opt_lut: refactor to use a worker. NFC.

synth_ice40: add -relut option, to run ice40_unlut and opt_lut.

opt_lut: new pass, to combine LUTs for tighter packing.

Extract ice40_unlut pass from ice40_opt.

Currently, `ice40_opt -unlut` would map SB_LUT4 to $lut and convert
them back to logic immediately. This is not desirable if the goal
is to operate on $lut cells. If this is desirable, the same result
as `ice40_opt -unlut` can be achieved by running simplemap and opt
after ice40_unlut.

Merge pull request #719 from YosysHQ/q3k/flailing-around-trying-to-fix-osx

Fix Travis on OSX

travis/osx: fix, use clang instead of gcc

Fix typo

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #702 from smunaut/min_ce_use

Add option to only use DFFE is the resulting E signal would be use > N times

Changes in GoWin synth commands and ALU primitive support

Leave only real black box cells

Initial support for Anlogic FPGA

Merge pull request #676 from rafaeltp/master

Splits SigSpec into bits before calling check_signal_in_fanout (solves #675)

Improve ConstEval error handling for non-eval cell types

Signed-off-by: Clifford Wolf <clifford@clifford.at>

ice40: Add option to only use CE if it'd be use by more than X FFs

Signed-off-by: Sylvain Munaut <tnt@246tNt.com>

dff2dffe: Add option for unmap to only remove DFFE with low CE signal use

Signed-off-by: Sylvain Munaut <tnt@246tNt.com>

Make return value of $clog2 signed

As per Verilog 2005 - 17.11.1.

Fixes #708

Signed-off-by: Sylvain Munaut <tnt@246tNt.com>

Add iteration limit to "opt_muxtree"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Update ABC to git rev 2ddc57d

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add "write_aiger -I -O -B"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge branch 'master' of github.com:YosysHQ/yosys

Merge pull request #697 from eddiehung/xilinx_ps7

Add support for PS7 block for Xilinx

Merge pull request #695 from daveshah1/ecp5_bb

ecp5: Adding some blackbox cells

Update ABC to git rev 68da3cf

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add support for Xilinx PS7 block

Set Verific flag vhdl_support_variable_slice=1

Signed-off-by: Clifford Wolf <clifford@clifford.at>

ecp5: Add 'fake' DCU parameters

Signed-off-by: David Shah <dave@ds0.me>

ecp5: Add blackboxes for ancillary DCU cells

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #696 from arjenroodselaar/verific_darwin

Use appropriate static libraries when building with Verific on MacOS

Fix "make ystests" to use correct Yosys binary

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Use appropriate static libraries when building with Verific on MacOS

Merge pull request #693 from YosysHQ/rlimit

improve rlimit handling in smtio.py

ecp5: Adding some blackbox cells

Signed-off-by: David Shah <dave@ds0.me>

Limit stack size to 16 MB on Darwin

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #694 from trcwm/dffmap_expr_fix

DFFLIBMAP: changed 'missing pin' error into a warning.

DFFLIBMAP: changed 'missing pin' error into a warning with additional reason/info.

Run solver in non-incremental mode whem smtio.py is configured for non-incremental solving

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Update ABC rev to 4d56acf

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix for improved smtio.py rlimit code

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Improve stack rlimit code in smtio.py

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Allow square brackets in liberty identifiers

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #691 from arjenroodselaar/stacksize

Use conservative stack size for SMT2 on MacOS

Use conservative stack size for SMT2 on MacOS

Add warning for SV "restrict" without "property"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add proper error message for when smtbmc "append" fails

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Various indenting fixes in AST front-end (mostly space vs tab issues)

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #687 from trcwm/master

Liberty file: error when it contains pin references to non-existing pins

Merge pull request #688 from ZipCPU/rosenfell

Make rose and fell dependent upon LSB only

Make  and  dependent upon LSB only

Liberty file newline handling is more relaxed. More descriptive error message

Report an error when a liberty file contains pin references that reference non-existing pins

Do not generate "reg assigned in a continuous assignment" warnings for "rand reg"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add support for signed $shift/$shiftx in smt2 back-end

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge branch 'igloo2'

Fix sf2 LUT interface

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Basic SmartFusion2 and IGLOO2 synthesis support

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #680 from jburgess777/fix-empty-string-back-assert

Avoid assert when label is an empty string

Avoid assert when label is an empty string

Calling back() on an empty string is not allowed and triggers
an assert with recent gcc:

$ cd manual/PRESENTATION_Intro
$ ../../yosys counter.ys
...
/usr/include/c++/8/bits/basic_string.h:1136: std::__cxx11::basic_string<_CharT, _Traits, _Alloc>::reference std::__cxx11::basic_string<_CharT, _Traits, _Alloc>::back() [with _CharT = char; _Traits = std::char_traits<char>; _Alloc = std::allocator<char>; std::__cxx11::basic_string<_CharT, _Traits, _Alloc>::reference = char&]: Assertion '!empty()' failed.

802             if (label.back() == ':' && GetSize(label) > 1)
(gdb) p label
$1 = ""

Merge pull request #678 from whentze/master

Fix unhandled std::out_of_range in run_frontend() due to integer underflow

Fix minor typo in error message

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #679 from udif/pr_syntax_error

More meaningful SystemVerilog/Verilog parser error messages

Rename the generic "Syntax error" message from the Verilog/SystemVerilog parser into unique,
meaningful info on the error.
Also add 13 compilation examples that triggers each of these messages.

Merge pull request #677 from daveshah1/ecp5_dsp

ecp5: Add blackboxes for MULT18X18D and ALU54B

fix unhandled std::out_of_range when calling yosys with 3-character argument

ecp5: Remove DSP parameters that don't work

Signed-off-by: David Shah <davey1576@gmail.com>

using [i] to access individual bits of SigSpec and merging bits into a tmp Sig before setting the port to new signal

ecp5: Add DSP blackboxes

Signed-off-by: David Shah <davey1576@gmail.com>

cleaning up for PR

fixing code style

solves #675

Merge pull request #1 from YosysHQ/master

updating

Improve read_verilog range out of bounds warning

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #674 from rubund/feature/svinterface_at_top

Support for SystemVerilog interfaces as ports in the top level module + test case

Refactor code to avoid code duplication + added comments

Support for SystemVerilog interfaces as a port in the top level module + test case

Fixed memory leak

Merge pull request #673 from daveshah1/ecp5_improve

Small ECP5 improvements

ecp5: Sim model fixes

Signed-off-by: David Shah <dave@ds0.me>

ecp5: Add latch inference

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #672 from daveshah1/fix_bram

memory_bram: Reset make_outreg when growing read ports

memory_bram: Reset make_outreg when growing read ports

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #671 from rafaeltp/master

adding offset info to memories on verilog output

Merge pull request #670 from rubund/feature/basic_svinterface_test

Basic test for checking correct synthesis of SystemVerilog interfaces

adding offset info to memories

adding offset info to memories

Basic test for checking correct synthesis of SystemVerilog interfaces