hdl.ast: implement Array and ArrayProxy.

Lower Python version requirement to 3.6.

hdl: appropriately rename tests. NFC.

hdl.ast: improve ClockSignal, ResetSignal documentation.

Rename fhdl→hdl, genlib→lib.

Move star imports to make `from nmigen import *` usable.

doc: fix some Markdown awkwardness.

doc: update COMPAT_SUMMARY to reflect actual status.

Determine Migen's API surface and document compatibility summary.

This also reorganizes README to more clearly describe what nMigen is,
since it was getting quite outdated.

pyback.sim: test Slice, Cat, Repl.

fhdl.ast, back.pysim: implement shifts.

fhdl.ast: refactor Operator.shape(). NFC.

Consistently use '{!r}' in and only in TypeError messages.

fhdl.ir: test iter_comb(), iter_sync() and iter_signals().

fhdl.ir: fix incorrect uses of positive to say non-negative.

Also test Part and Slice properly.

compat.fhdl.structure: handle If/Elif with multi-bit condition.

compat.fhdl.module: allow adding native submodules to compat modules.

Fix deprecations in Python 3.7.

back.pysim: preserve process locations through add_sync_process().

fhdl.ast: clean up stub error messages. NFC.

fhdl.ir: automatically flatten hierarchy to resolve driver conflicts.

Fixes #5.

fhdl.ir: Fragment.{drive→add_driver}

back.pysim: count delta cycles separately to avoid clock drift.

back.pysim: simplify.

back.pysim: revert 70ebc6f2.

back.pysim: fix implicit boolean conversion.

back.pysim: squash one level of hierarchy.

There's really no point in the "top" node.

back.pysim: implement blocking assignment semantics correctly.

back.pysim: undriven sync signals should return to previous value.

back.pysim: in simulator sync processes, start by waiting for a tick.

This matches Migen behavior and also makes more sense.

back.pysim: make initial phase configurable.

compat.sim: match clock period.

compat: add run_simulation shim.

pysim.back: fix add_sync_process wrapper to handle signals correctly.

compat.fhdl.module: fix specials.

compat: add fhdl.specials.TSTriple shim.

genlib.io: import TSTriple from Migen.

fhdl.ast: fix Switch with constant test.

compat: add genlib.cdc.MultiReg shim.

compat.fhdl.module: update deprecation messages.

back.pysim: Simulator({gtkw_signals→traces}=).

back.pysim: better naming. NFC.

Travis: install pyvcd.

back.pysim: implement most operators and add tests.

back.pysim: close .vcd/.gtkw files on context manager exit.

back.pysim: show more legible names for processes in errors.

back.pysim: throw exceptions back at processes.

back.pysim: add gtkw traces even more robustly.

back.pysim: accept (and evaluate) generator functions.

back.pysim: skip VCD signal population if VCD is not requested.

back.pysim: allow processes to evaluate expressions.

fhdl.ir: oops, we defined DomainError twice.

back.pysim: more general clean-up.

back.pysim: general clean-up.

back.pysim: accept any valid assignments from processes.

back.pysim: robustly retrieve vcd names for clk/rst when writing gtkw.

fhdl.xfrm: implement DomainLowerer.

back.pysim: undriven comb signals should return to reset value.

ast, back.pysim: allow specifying user-defined decoders for signals.

back.pysim: fix completely broken codegen for Switch.

back.pysim: raise an exception if delta cycles blow a process deadline.

back.pysim: if requested, write a gtkw file with a useful preset.

back.pysim: explain how delta cycles work.

back.pysim: delay clock processes by one half period.

Makes it easier to see initial delta cycles.

back.pysim: implement "sync processes", like migen.sim generators.

back.pysim: allow suspending processes until a tick in a domain.

back.pysim: use bare ints for signal values (-5% runtime).

setup: add missing import.

back.pysim: collect handlers before running (-5% runtime).

back.pysim: allow multiple registered handlers per signal.

back.pysim: fix handling of process termination.

back.pysim: new simulator backend (WIP).

fhdl.cd: rename ClockDomain signals together with domain.

fhdl.ir: move Fragment prepare logic from back.rtlil.

back.verilog: remove debug code.

fhdl.ir: record port direction explicitly.

No point in recalculating this in the backend when writing RTLIL or
Verilog port directions.

compat.genlib.fsm: import/wrap Migen code.

fhdl.ir: a subfragment's input that we don't drive is also our input.

fhdl, back: trace and emit source locations of values.

back.rtlil: never give subfragment cells names starting with $.

fhdl.ir: don't crash propagataing ports in empty fragments.

fhdl.ir: implement clock domain propagation.

fhdl.ir: remove iter_domains().

fhdl: cd_name→domain.

fhdl.cd: add tests.

fhdl.xfrm: implement DomainRenamer.

fhdl.xfrm: add test for ControlInserter with subfragments.

fhdl.xfrm: add tests for ResetInserter, CEInserter.

fhdl.ir: add tests for port propagation.

Set up Travis CI.

Add LICENSE.

setup: check Python version.

fhdl.dsl: add tests for lowering. 99% branch coverage.

fhdl.cd: rename ClockDomain.{reset→rst}.

fhdl.dsl: add tests for submodules.

fhdl.dsl: use less error-prone Switch/Case two-level syntax.

fhdl.dsl: add tests for d.comb/d.sync, If/Elif/Else.

fhdl.ast: fix Switch._?hs_signals() for switch without statements.

back.verilog: detect undriven public wires using Yosys.

This should never happen, and is certainly a logic bug in nMigen.

back.rtlil: fix swapped operands in sync assign.