Bump version

proc_prune: Make assign removal and promotion per-bit, remember promoted bits.

Fixes #2962.

Bump version

Generate an RTLIL representation of bind constructs

This code now takes the AST nodes of type AST_BIND and generates a
representation in the RTLIL for them.

This is a little tricky, because a binding of the form:

    bind baz foo_t foo_i (.arg (1 + bar));

means "make an instance of foo_t called foo_i, instantiate it inside
baz and connect the port arg to the result of the expression 1+bar".
Of course, 1+bar needs a cell for the addition. Where should that cell
live?

With this patch, the Binding structure that represents the construct
is itself an AST::AstModule module. This lets us put the adder cell
inside it. We'll pull the contents out and plonk them into 'baz' when
we actually do the binding operation as part of the hierarchy pass.

Of course, we don't want RTLIL::Binding to contain an
AST::AstModule (since kernel code shouldn't depend on a frontend), so
we define RTLIL::Binding as an abstract base class and put the
AST-specific code into an AST::Binding subclass. This is analogous to
the AST::AstModule class.

Add opt_mem_widen pass.

If all of us are wide, then none of us are!

memory_share: Add -nosat and -nowiden options.

This unlocks wide port recognition by default.

memory_dff: Recognize soft transparency logic.

Add new opt_mem_priority pass.

Merge pull request #2932 from YosysHQ/mwk/logger-check-expected

logger: Add -check-expected subcommand.

sv: improve support for wire and var with user-defined types

- User-defined types must be data types. Using a net type (e.g. wire) is
  a syntax error.
- User-defined types without a net type are always variables (i.e.
  logic).
- Nets and variables can now be explicitly declared using user-defined
  types:

    typedef logic [1:0] W;
    wire W w;

    typedef logic [1:0] V;
    var V v;

Fixes #2846

Bump version

memory_share: Pass addresses through sigmap_xmux everywhere.

This fixes wide port recognition in some cases.

logger: Add -check-expected subcommand.

This allows us to have multiple "expect this warning" calls in a single
long script, covering only as many passes as necessary.

Bump version

test/arch/{ecp5,ice40}/memories.ys: Use read_verilog -defer.

These parts keep rereading a Verilog module, then using chparam
to test it with various parameter combinations.  Since the default
parameters are on the large side, this spends a lot of time
needlessly elaborating the default parametrization that will then
be discarded.  Fix it with -deref and manual hierarchy call.

Shaves 30s off the test time on my machine.

memory_dff: Recognize read ports with reset / initial value.

proc_memwr: Use the v2 memwr cell.

Add v2 memory cells.

Bump version

kernel/mem: Introduce transparency masks.

Allow optional comma after last entry in enum

Bump version

Refactor common parts of SAT-using optimizations into a helper.

This also aligns the functionality:

- in all cases, the onehot attribute is used to create appropriate
  constraints (previously, opt_dff didn't do it at all, and share
  created one-hot constraints based on $pmux presence alone, which
  is unsound)
- in all cases, shift and mul/div/pow cells are now skipped when
  importing the SAT problem (previously only memory_share did this)
  — this avoids creating clauses for hard cells that are unlikely
  to help with proving the UNSATness needed for optimization

Bump version

opt_merge: Use FfInitVals.

Partial #2920 fix.

Bump version

verilog: Support tri/triand/trior wire types.

These are, by the standard, just aliases for wire/wand/wor.

Fixes #2918.

Bump version

memory_share: Don't skip ports with EN wired to input for SAT sharing.

Fixes #2912.

Bump version

memory_bram: Move init data swizzling before other swizzling.

Fixes #2907.

Bump version

Require latest verific

Bump version

backend/verilog: Add alternate mode for transparent read port output.

This mode will be used whenever read port cannot be handled in the
"extract address register" way, ie. whenever it has enable, reset,
init functionality or (in the future) mixed transparency mask.

memory_bram: Some refactoring

This will make more sense when the new transparency masks land.

Fixes #2902.

Bump version

Update version.yml

Fixes xc7 BRAM36s

UG473 from Xilinx states that 15 bit should always be set if RAMB isn't in cascade mode.

Signed-off-by: Maciej Dudek <mdudek@antmicro.com>

proc_rmdead: use explicit pattern set when there are no wildcards

If width of a case expression was large, explicit patterns could cause
the existing logic to take an extremely long time, or exhaust the
maximum size of the underlying set. For cases where all of the patterns
are fully defined and there are no constants in the case expression,
this change uses a simple set to track which patterns have been seen.

genrtlil: add width detection for AST_PREFIX nodes

Bump version

opt_lut: Allow more than one -dlogic per cell type.

Fixes #2061.

verilog: save and restore overwritten macro arguments

Bump version

verilog: Emit $meminit_v2 cell.

Fixes #2447.

backends/verilog: Support meminit with mask.

memory: Introduce $meminit_v2 cell, with EN input.

Bump version

proc: Run opt_expr at the end

opt_expr: Propagate constants to port connections.

This adds one simple piece of functionality to opt_expr: when a cell
port is connected to a fully-constant signal (as determined by sigmap),
the port is reconnected directly to the constant value.  This is just
enough optimization to fix the "non-constant $meminit input" problem
without requiring a full opt_clean or a separate pass.

Bump version

Add version bump workflow

Update to latest verific

Use new read_id_num helper function elsewhere in hierarchy.cc

Extract connection checking logic from expand_module in hierarchy.cc

No functional change, but pulls more logic out of the expand_module
function.

Merge pull request #2885 from whitequark/cxxrtl-fix-2883

cxxrtl: treat wires with multiple defs as not inlinable

Merge pull request #2884 from whitequark/cxxrtl-fix-2882

cxxrtl: treat assignable internal wires used only for debug as locals

cxxrtl: treat wires with multiple defs as not inlinable.

Fixes #2883.

cxxrtl: treat assignable internal wires used only for debug as locals.

This issue was introduced in commit 4aa65f40 while fixing #2739.

Fixes #2882.

Merge pull request #2881 from whitequark/cxxrtl-sideways-colon

cxxrtl: escape colon in variable names in VCD writer

cxxrtl: escape colon in variable names in VCD writer.

The following VCD file crashes GTKWave's VCD loader:

    $var wire 1 ! x:1 $end
    $enddefinitions $end

In practice, a colon can be a part of a variable name that is
translated from a Verilog function, something like:

    update$func$.../hdl/hazard3_csr.v:350$2534.$result

Merge pull request #2880 from whitequark/cxxrtl-fix-2877

cxxrtl: add debug_item::{get,set}

cxxrtl: add debug_item::{get,set}.

Fixes #2877.

Merge pull request #2879 from whitequark/cxxrtl-fix-2739-again

cxxrtl: treat internal wires used only for debug as constants

cxxrtl: treat internal wires used only for debug as constants.

Fixes #2739 (again).

Add support for parsing the SystemVerilog 'bind' construct

This doesn't do anything useful yet: the patch just adds support for
the syntax to the lexer and parser and adds some tests to check the
syntax parses properly. This generates AST nodes, but doesn't yet
generate RTLIL.

Since our existing hierarchical_identifier parser doesn't allow bit
selects (so you can't do something like foo[1].bar[2].baz), I've also
not added support for a trailing bit select (the "constant_bit_select"
non-terminal in "bind_target_instance" in the spec). If we turn out to
need this in future, we'll want to augment hierarchical_identifier and
its other users too.

Note that you can't easily use the BNF from the spec:

    bind_directive ::=
        "bind" bind_target_scope [ : bind_target_instance_list]
               bind_instantiation ;
      | "bind" bind_target_instance bind_instantiation ;

even if you fix the lookahead problem, because code like this matches
both branches in the BNF:

    bind a b b_i (.*);

The problem is that 'a' could either be a module name or a degenerate
hierarchical reference. This seems to be a genuine syntactic
ambiguity, which the spec resolves (p739) by saying that we have to
wait until resolution time (the hierarchy pass) and take whatever is
defined, treating 'a' as an instance name if it names both an instance
and a module.

To keep the parser simple, it currently accepts this invalid syntax:

    bind a.b : c d e (.*);

This is invalid because we're in the first branch of the BNF above, so
the "a.b" term should match bind_target_scope: a module or interface
identifier, not an arbitrary hierarchical identifier.

This will fail in the hierarchy pass (when it's implemented in a
future patch).

Merge pull request #2874 from whitequark/cxxrtl-fix-2589

cxxrtl: run hierarchy pass regardless of (*top*) attribute presence

Merge pull request #2873 from whitequark/cxxrtl-fix-2500

cxxrtl: emit debug items for unused public wires

Merge pull request #2872 from whitequark/cxxrtl-fix-2521

cxxrtl: don't expect user cell inputs to be wires

cxxrtl: run hierarchy pass regardless of (*top*) attribute presence.

The hierarchy pass does a lot more than just finding the top module,
mainly resolving implicit (positional, wildcard) module connections.

Fixes #2589.

cxxrtl: emit debug items for unused public wires.

This greatly improves debug information coverage.

Fixes #2500.

cxxrtl: don't expect user cell inputs to be wires.

Ports can be connected to constants, too. (Usually resets.)

Fixes #2521.

Merge pull request #2871 from whitequark/cxxrtl-fix-2540-2841

cxxrtl: don't mark buffered internal wires as UNUSED for debug

cxxrtl: don't mark buffered internal wires as UNUSED for debug.

Public wires may alias buffered internal wires, so keep BUFFERED
wires in debug information even if they are private. Debug items are
only created for public wires, so this does not otherwise affect how
debug information is emitted.

Fixes #2540.
Fixes #2841.

Merge pull request #2870 from whitequark/cxxrtl-fix-2739

cxxrtl: mark dead local wires as unused even with inlining disabled

cxxrtl: mark dead local wires as unused even with inlining disabled.

Fixes #2739.

sv: fix two struct access bugs

- preserve signedness of struct members
- fix initial width detection of struct members (e.g., in case expressions)

Add a test for interfaces on modules loaded on-demand

Extract missing module support in hierarchy.cc to a helper function

I think the code is now a bit easier to follow (and has lost some
levels of indentation!).

The only non-trivial change is that I removed the check for
cell->type[0] != '$' when deciding whether to complain if we couldn't
find a module. This will always be true because of the early exit
earlier in the function.

Merge pull request #2866 from rswarbrick/found-init

Delete unused found_init variable

Delete unused found_init variable

Spotted during compilation:

    passes/proc/proc_init.cc: In function ‘void {anonymous}::proc_init(Yosys::RTLIL::Module*, Yosys::SigMap&, Yosys::RTLIL::Process*)’:
    passes/proc/proc_init.cc:31:7: warning: variable ‘found_init’ set but not used [-Wunused-but-set-variable]

kernel/mem: Add a coalesce_inits helper.

While this helper is already useful to squash sequential initializations
into one in cxxrtl, its main purpose is to squash overlapping masked memory
initializations (when they land) and avoid having to deal with them in
cxxrtl runtime.

Add support for the Bitwuzla solver

kernel/mem: Use delayed removal for inits as well.

kernel/mem: Add documentation for more helper functions.

cxxrtl: Support memory writes in processes.

cxxrtl: Add support for memory read port reset.

cxxrtl: Add support for mem read port initial data.

cxxrtl: Convert to Mem helpers.

This *only* does conversion, but doesn't add any new functionality —
support for memory read port init/reset is still upcoming.

kernel/mem: Commit new values of attributes in emit.

kernel/mem: Make the Mem helpers inherit from AttrObject.

rtlil: Make Process handling more uniform with Cell and Wire.

- add a backlink to module from Process
- make constructor and destructor protected, expose Module functions
  to add and remove processes

ice40: Fix LUT input indices in opt_lut -dlogic (again).

Fixes #2061.

Update to latest Verific with extensions for initial assertions

sv: fix a few struct and enum memory leaks

ecp5: Add DCSC blackbox

Signed-off-by: gatecat <gatecat@ds0.me>

Merge pull request #2835 from YosysHQ/verific_command

Support command files in Verific

Makefile: allow running multiple sanitizers at once

Makefile: use git/make -C instead of cd