Keep track of bits in variable length chain, to check for taps

Don't forget $dff has no EN

Same for variable length

Filter on en_port for fixed length

Check clock is consistent

Fix last_cell.D

Revert "Add a unique argument to pmgen's nusers()"

This reverts commit 1d88887cfdbeedff7dce9024d8fb4ceb014cb2ef.

Revert "Fix polarity"

This reverts commit 9cd23cf0feda3e12ceda1f8fa5d28d2b38f2314d.

Fix polarity

Check for non unique nusers/fanouts

Add a unique argument to pmgen's nusers()

Update doc

Remove (* init *) entry when consumed into SRL

indo -> into

Forgot to slice

Cope with possibility that D could connect to Q on same cell

Mention shregmap -tech xilinx is superseded

xilinx_srl now copes with word-level flops $dff{,e}

xilinx_srl to use 'slice' features of pmgen for word level

Merge remote-tracking branch 'origin/clifford/pmgen' into eddie/xilinx_srl

Merge remote-tracking branch 'origin/master' into eddie/xilinx_srl

Forgot one

Put abc_* attributes above port

Merge pull request #1326 from mmicko/doc-update

Make macOS dependency clear

Fix port hanlding in pmgen

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add pmgen slices and choices

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Make macOS depenency clear

Do not propagate mem2reg attribute through to result

In sat: 'x' in init attr should not override constant

Remove Xilinx test

Actually, there might not be any harm in updating sigmap...

Add comment as per @cliffordwolf

Add shregmap -tech xilinx test

Revert "Try way that doesn't involve creating a new wire"

This reverts commit 2f427acc9ed23c77e89386f4fbf53ac580bf0f0b.

Try way that doesn't involve creating a new wire

If d_bit already in sigbit_chain_next, create extra wire

Spelling

Merge pull request #1322 from mmicko/pyosys_osx

do not require boost if pyosys is not used

Add doc

do not require boost if pyosys is not used

Merge pull request #1319 from TeaEngineering/shuckc/brew-tcl-tk

require tcl-tk in Brewfile

Add copyright

Add CHANGELOG entry

Remove `shregmap -tech xilinx` additions

pmgen to also iterate over all module ports

Remove output_bits

Forgot to set ud_variable.minlen

Do not run xilinx_srl_pm in fixed loop

Merge remote-tracking branch 'origin/master' into eddie/xilinx_srl

Merge remote-tracking branch 'origin/master' into eddie/xilinx_srl

Merge pull request #1317 from YosysHQ/eddie/opt_expr_shiftx

 opt_expr to trim A port of $shiftx/$shift

Bump year in copyright notice

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix missing newline at end of file

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1289 from mmicko/anlogic_fixes

Anlogic fixes and optimization

Fix missing newline at end of file

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1281 from mmicko/efinix

Initial support for Efinix Trion series FPGAs

Copy-paste typo

require tcl-tk in Brewfile

Respect opt_expr -keepdc as per @cliffordwolf

Handle $shift and Y_WIDTH > 1 as per @cliffordwolf

Add cover()

Canonical form

Merge pull request #1316 from YosysHQ/eddie/fix_mem2reg

mem2reg to preserve user attributes and src

Add test

opt_expr to trim A port of $shiftx if Y_WIDTH == 1

Reuse var

Revert "Trim shiftx_width when upper bits are 1'bx"

This reverts commit 7e7965ca7b3bbeb79cb70014da7bc48c08a74adb.

opt_expr to trim A port of $shiftx if Y_WIDTH == 1

Trim shiftx_width when upper bits are 1'bx

Add comment

Add variable length support to xilinx_srl

Rename pattern to fixed

attribute -> attr

Use Cell::has_keep_attribute()

abc9 to perform new 'map_ffs' before 'map_luts'

xilinx_srl to support FDRE and FDRE_1

Fix polarity of EN_POL

Merge pull request #1315 from mmicko/fix_dependencies

Fix test_pmgen deps

Add CLKPOL == 0

Reject if not minlen from inside pattern matcher

Get wire via SigBit

Respect \keep on cells or wires

Merge branch 'eddie/fix_mem2reg' into eddie/xilinx_srl

mem2reg to preserve user attributes and src

Add init support

Fix spacing

Initial progress on xilinx_srl

Fix test_pmgen deps

Merge pull request #1314 from YosysHQ/eddie/fix_techmap

techmap -max_iter to apply to each module individually

Missing newline

Fix copy-paste typo

Grammar

Add test

techmap -max_iter to apply to each module individually

Merge pull request #1209 from YosysHQ/eddie/synth_xilinx

[WIP] synth xilinx renaming, as per #1184

Merge pull request #1304 from YosysHQ/eddie/abc9_refactor

Refactor abc9 to use port attributes, not module attributes

Merge remote-tracking branch 'origin/master' into eddie/synth_xilinx

Merge pull request #1298 from YosysHQ/clifford/pmgen

Improvements in pmgen

Merge branch 'master' into clifford/pmgen

Add test case for real parameters

Signed-off-by: Clifford Wolf <clifford@clifford.at>