Move netlist helper module to passes/opt for the time being

Merge remote-tracking branch 'upstream/master'

Prepare for situation when port of the signal cannot be found

Some cleanup, revert sat.cc

Implement disconnection of constant register bits

Pass SigBit by value to Netlist algorithms

Merge pull request #829 from abdelrahmanhosny/master

Dockerfile for Yosys

Rename satgen_algo.h -> algo.h, code cleanup and refactoring

Generate satgen instance instead of calling sat pass

Refactor driver map generation

- Implement iterators over the driver map that enumerate signals and cells
  within the cones of the signal

Add some more comments

Merge pull request #1082 from corecode/u4k

ice40/cells_sim.v: Add support for RGB_DRV/LED_DRV_CUR for u4k

ice40/cells_sim.v: Add support for RGB_DRV/LED_DRV_CUR for u4k

Merge pull request #1078 from YosysHQ/eddie/muxcover_costs

Allow muxcover costs to be changed

Fix spacing from spaces to tabs

Merge pull request #1079 from YosysHQ/eddie/fix_read_aiger

Fix read_aiger to really get tested, and fix some uncovered read_aiger issues

Add read_aiger to CHANGELOG

Fix spacing (entire file is wrong anyway, will fix later)

Remove unnecessary std::getline() for ASCII

Test *.aag too, by using *.aig as reference

Fix read_aiger -- create zero driver, fix init width, parse 'b'

Use ABC to convert from AIGER to Verilog

Use ABC to convert AIGER to Verilog, then sat against Yosys

Add symbols to AIGER test inputs for ABC

Allow muxcover costs to be changed

Merge pull request #1077 from YosysHQ/clifford/pr983

elaboration system tasks

Rename implicit_ports.sv test to implicit_ports.v

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fixes and cleanups in AST_TECALL handling

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge branch 'pr_elab_sys_tasks' of https://github.com/udif/yosys into clifford/pr983

Merge branch 'tux3-implicit_named_connection'

Merge pull request #1076 from thasti/centos7-build-fix

Fix pyosys-build on CentOS7

Cleanup tux3-implicit_named_connection

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge branch 'implicit_named_connection' of https://github.com/tux3/yosys into tux3-implicit_named_connection

remove boost/log/exceptions.hpp from wrapper generator

SystemVerilog support for implicit named port connections

This is the `foo foo(.port1, .port2);` SystemVerilog syntax
introduced in IEEE1800-2005.

Merge pull request #1060 from antmicro/parsing_attr_on_port_conn

Added support for parsing attributes on port connections.

Merge pull request #1073 from whitequark/ecp5-diamond-iob

ECP5: implement most Diamond I/O buffer primitives

ECP5: implement all Diamond I/O buffer primitives.

Merge pull request #1071 from YosysHQ/eddie/fix_1070

Fix typo in opt_rmdff causing register to be incorrectly removed

Merge pull request #1072 from YosysHQ/eddie/fix_1069

Error out if no top module given before 'sim'

Missing doc for -tech xilinx in shregmap

Error out if no top module given before 'sim'

Fix typo in opt_rmdff

Merge pull request #1067 from YosysHQ/clifford/fix1065

Suppress driver-driver conflict warning for unknown cell types

Fixed memory leak.

Signed-off-by: Maciej Kurc <mkurc@antmicro.com>

Merge pull request #1066 from YosysHQ/clifford/fix1056

Remove yosys_banner() from python wrapper init

Major rewrite of wire selection in setundef -init

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Indent fix

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #999 from jakobwenzel/setundefInitFix

initialize more registers in setundef -init

Fix typo in fmcombine log message, fixes #1063

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Suppress driver-driver conflict warning for unknown cell types, fixes #1065

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Remove yosys_banner() from python wrapper init, fixes #1056

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1062 from tux3/patch-1

README.md: Missing formatting for <tag>

README.md: Missing formatting for <tag>

Moved tests that fail with Icarus Verilog to /tests/various. Those tests are just for parsing Verilog.

Signed-off-by: Maciej Kurc <mkurc@antmicro.com>

Merge pull request #1061 from YosysHQ/eddie/techmap_and_arith_map

Execute techmap and arith_map simultaneously

Remove extra newline

Execute techmap and arith_map simultaneously

Added tests for attributes

Signed-off-by: Maciej Kurc <mkurc@antmicro.com>

Only support Symbiotic EDA flavored Verific

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Added support for parsing attributes on port connections.

Signed-off-by: Maciej Kurc <mkurc@antmicro.com>

Fix "tee" handling of log_streams

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Enable Verific flag veri_elaborate_top_level_modules_having_interface_ports, fixes #1055

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1057 from mmicko/fix_478

Aded one more load of .conf to support change of prefix

Aded one more load of .conf to support change of prefix

Merge pull request #1049 from YosysHQ/clifford/fix1047

 Do not use shiftmul peepopt pattern when mul result is truncated

Merge pull request #1050 from YosysHQ/clifford/wandwor

Refactored wand/wor support

Do not use shiftmul peepopt pattern when mul result is truncated, fixes #1047

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1048 from mmicko/fix_enable_pyosys

Moved pyosys block in Makefile

Refactor hierarchy wand/wor handling

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add actual wandwor test that is part of "make test"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge branch 'wandwor' of https://github.com/thasti/yosys into clifford/wandwor

Fix the regression

Remove info line in 2nd load of conf file

Moved pyosys block in Makefile

Merge remote-tracking branch 'upstream/master'

Merge pull request #1045 from mmicko/afl-gcc-target

afl-fuzzer compile config

Optimizing DFFs whose initial value prevents their value from changing

This is a proof of concept implementation that invokes SAT solver via Pass::call
method.

make config-afl-gcc to help creating conf file

Added afl-gcc as target for fuzzer

Merge branch 'master' into wandwor

reformat wand/wor test

remove port direction workaround from test case

update README.md with wand/wor information

remove leftovers from ast data structures

move wand/wor resolution into hierarchy pass

Merge pull request #1044 from mmicko/invalid_width_range

Give error instead of asserting for invalid range, fixes #947

Merge pull request #1043 from mmicko/unsized_constant

Added support for unsized constants, fixes #1022

Merge pull request #1026 from YosysHQ/clifford/fix1023

 Keep zero-width wires in opt_clean if and only if they are ports

Merge pull request #1030 from Kmanfi/makefile_osx

OS X related Makefile fixes.

Give error instead of asserting for invalid range, fixes #947

Added support for unsized constants, fixes #1022
Includes work from @sumit0190 and @AaronKel

Guard all Python-api related items.

Merge pull request #1035 from YosysHQ/eddie/opt_rmdff

opt_rmdff to work on $dffe and $_DFFE_*

Merge pull request #1042 from mmicko/git_ignore_python

Add files to ignore for python build

Add files to ignore for python build

Revert enable check

Merge pull request #1041 from YosysHQ/clifford/fix1040

Fix handling of offset and upto module ports in write_blif

Fix handling of offset and upto module ports in write_blif, fixes #1040

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix init