bios/sdram: add some margin on cdly ideal_delay, do the read_leveling even if write_leveling is not optimal.

We need to provide enough information to ease support and understand the issue. The write leveling/read leveling
are doing there best to calibrate the DRAM correctly and memtest gives the final result.

targets/kc705: manual DDRPHY_CMD_DELAY no longer needed.

bios/sdram: review/cleanup Command/Clock calibration, set window at the start instead of middle.

Working on KC705 that previously required manual adjustment.

Merge pull request #472 from antmicro/jboc/sdram-calibration

bios/sdram: add automatic cdly calibration during write leveling

Merge pull request #470 from antmicro/jboc/sdram-eeprom-timings

litex_sim: add option to create SDRAM module from SPD data

bios/sdram: add automatic cdly calibration during write leveling

soc/cores/spi: add optional aligned mode.

In aligned mode, MOSI and MISO bits are located on the LSBs and first transmitted MOSI bit is length - 1 bit.

cores/spi: simplify.

build/lattice/common: add specific LatticeiCE40SDROutputImpl/LatticeiCE40SDRTristateImpl (thanks @tnt).

xilinx/common: use a common SDRTristate implementation for Spartan6, 7-Series and Ultrascale.

build/xilinx/common: add 7-Series/Ultrascale SDROutput/Input.

lattice/common: add LatticeECP5DDRInput.

lattice/common: cleanup instances, simplify tritates.

lattice/common: add LatticeiCE40DDRInput, LatticeiCE40SDROutput and LatticeiCE40SDRInput.

platforms/de0nano: swap serial tx/rx to ease use of cheap FT232 based cables.

tools/remote/etherbone: update import.

litex_sim: add option to create SDRAM module from SPD data

targets: manual define of the SDRAM PHY no longer needed.

bios/sdram: update/simplify with new exported LiteDRAM parameters.

litex_sim: add phytype to PhySettings.

build/generic_programmer: move requests import to do it only when needed.

bios/sdram/ECP5: set ERR_DDRPHY_BITSLIP to 4.

Bitslip software control is now used on ECP5 to move dqs_read.

setup.py/install_requires: add requests.

build/generic_programmer: add automatic search/download of flash_proxy in repositories if not available locally.

Merge pull request #467 from antmicro/region_type_fix

soc_core: Fix region type generation

soc_core: Fix region type generation

Include information about being a linker region.

stream/AsyncFIFO: add default depth (useful when used for CDC).

build/sim/core/Makefile: add -p to mkdir modules.

Merge pull request #464 from mithro/litex-sim-fixes

Improve the litex_sim Makefiles

litex_setup: raise exception on update if repository has been been initialized.

Remove trailing whitespace.

cores: add External Memory Interface (EMIF) Wishbone bridge.

Useful to interface Processors/DSPs with LiteX. EMIF is generally used on Texas Instrument DSPs.

Merge pull request #462 from ironsteel/trellis-12k

Add support for ecp5 12k device in trellis.py

boards/targets/ulx3s.py: Update --device option help message

Signed-off-by: Rangel Ivanov <rangelivanov88@gmail.com>

build/lattice/trellis.py: Add 12k device

nextpnr adds the --12k option which is the same like
the --25k but with the correct idcode for the 12k devices

Signed-off-by: Rangel Ivanov <rangelivanov88@gmail.com>

litex_sim: Rework Makefiles to put output files in gateware directory.

litex_sim: Better error messages on failure to load module.

README: LiteDRAM moved to travis-ci.com as others repositories.

altera/common: add DDROutput, DDRInput, SDROutput, SDRInput.

targets: use DDROutput on sdram_clock and similar configuration for all SDRAM targets.

build/xilinx/common: add Spartan6 specialized DDRInput, SDROutput, SDRInput and SDRTristate.

build/io: add SDR Tristate (with infered version) and remove multi-bits support on SDRIO.

build/lattice/common: remove multi-bits support on SDRInput/Output.

litex/build/io: also import CRG (since using DifferentialInput).

litex.build: update from migen.genlib.io litex.build.io.

litex/build: move io.py from litex/gen and re-import DifferentialInput/Output, DDRInput/Output contributed to Migen.

This will make things easier and more consistent, all special IO primitives are now in LiteX.

platforms/versa_ecp5: remove Lattice Programmer (no longer used since we can now use OpenOCD).

boards/platforms: cosmetic cleanups.

boards/plarforms/ulx3s: cleanup, fix user_leds, add spisdcard, add PULLMODE/DRIVE on SDRAM pins.

build/lattice: add ECP5 implementation for SDRInput/SDROutput.

litex/gen: add io with SDRInput/SDROutput (if not overrided, register is supposed to be infered).

tools/litex_sim: remove LiteSPI support for now since breaking Travis-CI of others sub-projects.

LiteSPI is not mature enough to be integrated in LiteX sim directly. (will case trouble is things are refactored).

This could be re-introduced later when more mature. For now simulation with LiteX Sim
could be tested directly in LiteSPI with a custom simulation.

tools/litex_term: increase workaround delay for usb_fifo. (validated on Minispartan6 and MimasA7).

Still needs to be fixed properly.

Merge pull request #459 from mithro/travis-fix

Two small Travis-CI related patches

travis: Run Windows build but allow it to fail.

travis: Use litex_setup.py from the checked out code.

Merge pull request #458 from david-sawatzke/add_triple

Add riscv64-none-elf triple

Add riscv64-none-elf triple

soc/cores/clock: add Max10PLL.

soc/cores/clock: add Cyclone10LPPLL.

soc/cores/clock/CycloneVPLL: fix typos.

soc/cores/clock: rename Altera to Intel.

soc/cores/clock: add CycloneVPLL.

targets/de0nano: use CycloneIVPLL, remove 50MHz limitation.

soc/cores/clock: add initial AlteraClocking/CycloneIV support.

.travis.yml: disable windows test (failing for now).

README.md: update RISCV toolchain installation.

.travis.yml: remove Python3.5 test.

Merge pull request #451 from mithro/multi-os

Add multiple Python versions, Windows and Mac to Travis CI testing

setup.py: simplify, switch to Python3.6+ (using python_requires), remove version.

- Deprecate Python 3.5, switch to Python 3.6+.
- Remove which was not used or updated. We'll see to get this back when working on releases.

litex_setup: reorganize a bit, add separators/comments.

.travis.yml: revert full url for litex_setup.py.

We want to have an almost identical .travis.yml between LiteX and the Cores.
Using $TRAVIS_BUILD_DIR works for LiteX but will not work for the cores.

Merge pull request #452 from mithro/riscv-download

Add GCC downloading via litex_setup.py

Enable testing on multiple Python versions.

Makes sure LiteX tests pass on all supported Python versions.

Enable CI for Windows and Mac.

Remove symlinking step.

Use shutil.unpack_archive.

Ignore SSL errors on CI.

Improve the path messages a little.

Make travis use litex_setup.py for GCC download.

Adding SiFive RISC-V toolchain downloading to litex_setup.py

Fix alignments.

Merge pull request #450 from mithro/litex-setup-fix

litex_setup: Use subprocess so failures are noticed.

Run `litex_setup.py` outside the git clone directory.

Otherwise it tries to overwrite the litex directory by cloning LiteX
into it.

litex_setup: Use subprocess so failures are noticed.

os.system doesn't report if any of the commands fail. This means that if
something goes wrong it happily reports success making it hard to debug
issues.

soc/cores: use reset_less on datapath/configuration CSRStorages.

interconnect/csr: add reset_less parameter.

In cases CSRStorage can be considered as a datapath/configuration register and does not need to be reseted.

interconnect/csr, wishbone: use reset_less on datapath signals.

cores/code_8b10b: set reset_less to True on datapath signals.

Reset is only required on control signals.

stream: set reset_less to True on datapath signals.

Reset is only required on control signals.

Merge pull request #448 from kessam/patch-1

Fix timing constraints

Fix timing constraints

soc/cores/clock/ECP5PLL: add CLKI_DIV support.

Merge pull request #447 from antmicro/spi-xip

Add initial support for the new LiteSPI core

targets: netv2: add LiteSPI

platform: netv2: update SPI flash pinout

litex_sim: add LiteSPI

soc/cores/uart: use reset_less on accumulator, reg, bitcount to reduce.

This reduces logic a bit. It does not make large difference on usual design with
only 1 UART, but is interesting on designs with hundreds of UARTs used to "document"
FPGA boards :) (similar to https://github.com/enjoy-digital/camlink_4k/blob/master/ios_stream.py)

soc/cores/spi_flash: add ECP5SPIFlash (non-memory-mapped).

litex_setup: add litespi core