Improved liberty file test case

Updated ABC

Do not collect disabled $memwr cells

Improved YosysJS WebWorker API

Bugfix in fsm_extract

Added "synth -nofsm"

Fixed trailing whitespaces

Added opt_const -clkinv

Added logic-loop error handling to freduce

Merge branch 'master' of github.com:cliffordwolf/yosys

Bugfix in chparam

Added design->rename(module, new_name)

Added YosysJS.create_worker()

iCE40: set min bram efficiency to 2%

Using static mem size of 128 MB in emcc build

Added init support to SMV back-end

Progress in SMV back-end

Progress in SMV back-end

Progress in SMV back-end

Progress in SMV back-end

Added "rename -top new_name"

Progress in SMV back-end

Progress in SMV back-end

Added "synth -nordff -noalumacc"

Progress in SMV back-end

Progress in SMV back-end

Added "write_smv" skeleton

Removed debug code from write_smt2

Modernized memory_dff (and fixed a bug)

Added "memory -nordff"

Added write_smt2 -mem

Makefile fix for YosysJS build

Fixed cstr_buf for std::string with small string optimization

Improvements in cellaigs.cc and "json -aig"

AigMaker refactoring

Added "json -aig"

Renamed "aig" to "aigmap"

Fixed cellaigs port extending

Added "aig" pass

synth_ice40 now flattens by default

Added cellaigs API

Merge clock inverters in memory_dff

Merge branch 'verilog-backend-memV2' of github.com:wluker/yosys

$mem cell in verilog backend : grouped writes by clock

Fixed "avail_parameters" handling in module clone/copy

Added log_dump() support for IdStrings

Fixed handling of parameters with reversed range

Bug fix in $mem verilog backend + changed tests/bram flow of make test.

Added opt_share -share_all

Added iCE40 PLL cells

Added liberty dont_use support to dfflibmap

Fixed signedness of genvar expressions

Added output args to synth_ice40

Improvements in BLIF front-end

improved ice40 SB_IO sim model

Improved "flatten" handlings of inout ports

Added simple $dlatch support to opt_rmdff

Added ice40 SB_IO sim model

Merge branch 'master' of github.com:cliffordwolf/yosys

preserve used $-wires with init attribute in opt_clean

Some fixes for $mem in verilog back-end

bugfix in blif front-end

added vloghtb test_febe.sh

Improved .latch support in BLIF front-end

Added read_blif command

Generalized blifparse API

abc/blifparse files reorganization

Verific build fixes

Added .barbuf support to abc BLIF parser

changed file() to open() in python scripts

Merge pull request #63 from wluker/verilog-backend-mem

Fixed bug in $mem cell verilog code generation.

Fixed bug in $mem cell verilog code generation.

Disabled broken $mem support in verilog backend

Merge pull request #62 from wluker/verilog-backend-mem

Added support for $mem cells in the verilog backend.

Made changes recommended by Clifford Wolf ...

Removed bit_check_equal(), used RTLIL::SigBit for individual bits, used
dict<> instead of std::map, and used RTLIL::SigSpec instead of
std::vector.

Verilog backend for $mem cells should now be able to handle different
write-enable bits and RD_TRANSPARENT parameter settings.

Added support for $mem cells in the verilog backend.

Fixed memory_unpack for initialized memories

Preserve important attributes in splitnets

Added $eq/$neq -> $logic_not/$reduce_bool optimization

ice40_opt bugfix

iCE40: SB_CARRY const fold -> unmap SB_LUT

Added simplemap $lut support

Added iCE40 const folding support for SB_CARRY

Initialization support for all iCE40 bram modes

initialized iCE40 brams (mode 0)

improved iCE40 SB_RAM40_4K simulation model

Updated ABC to hg rev 779de2de1481

More iCE40 bram improvements

Improved attributes API and handling of "src" attributes

iCE40 bram progress

iCE40 bram tests and fixes

Added ice40 bram support

Fixed memory_share for unconditional write with part select to memory

iCE40: Added SB_RAM40_4K{,NR,NW,NRNW}* models

Verilog front-end: define `BLACKBOX in -lib mode

added sync reset to ice40 test_ffs.sh

Added ice40 test_arith

Added ice40 SB_CARRY support

don't consider blackbox modules in "sat" command