interconnect/wishbonebridge: refresh/simplify.

This should also improve Wishbone timings.

Tested on iCEBreaker:
./icebreaker.py --cpu-type=None --uart-name=uartbone --csr-csv=csr.csv --build --flash

With the following script:

#!/usr/bin/env python3

import sys

from litex import RemoteClient

wb = RemoteClient()
wb.open()

# # #

print("scratch: 0x{:08x}".format(wb.regs.ctrl_scratch.read()))

errors = 0
for i in range(2):
for j in range(32):
wb.write(wb.mems.sram.base + 4*j, i + j)
for j in range(32):
if wb.read(wb.mems.sram.base + 4*j) != (i + j):
errors += 1
print("sram errors: {:d}".format(errors))

# # #

wb.close()

Merge pull request #506 from scanakci/blackparrot_litex

Update README and core.py for Blackparrot and change vivado command for systemverilog

Merge pull request #508 from antmicro/update_litesdcard

Update Litex bios to handle updated litesdcard.

Update Litex bios to handle updated litesdcard.

Update README.md and core.py for BlackParrot

Vivado Command Update for Systemverilog

Add BlackParrot to LiteX setup file

Merge pull request #505 from DurandA/patch-3

Enable 1x mode on SPI flash

soc: remove with_wishbone (a SoC always always has a Bus) and expose more bus parameters.

Enable 1x mode on SPI flash

build/lattice/diamond/clock_constraints: review and improve similarities with the others build backends.

Merge pull request #502 from shuffle2/master

diamond: project generation improvements

Merge pull request #490 from daveshah1/rdimm_bside_init

Add RDIMM side-B inversion support

Merge branch 'master' into rdimm_bside_init

lattice/icestorm: add ignoreloops/seed support (similar to trellis) and icestorm_args.

lattice/trellis: simplify seed support and add it to trellis_args.

Merge pull request #484 from ilya-epifanov/lattice-trellis-toolchain-seed

Can now pass `--seed` to `nextpnr-ecp5` via `TrellisToolchain` `kwargs`

Merge pull request #485 from ilya-epifanov/cpu-imac-config-for-vexriscv

Added `imac` config for CPUs …

Merge branch 'master' into cpu-imac-config-for-vexriscv

integration/soc/add_adapter: rename is_master to direction.

Merge pull request #504 from sergachev/master

integration/soc: fix add_adapter for slaves

integration/soc: fix add_adapter for slaves

bios: Fix warning on 64-bit

This fixes an incorrect printf format specifier

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

diamond: close project when done

Avoids ".recovery file is present" prompt.

diamond: clock constraint improvements

Specify NET or PORT for freq constraints

Add equivalent timing closure check that diamond ui uses,
and default to asserting check has passed

core/led: simplify LedChaser (to have the same user interface than GPIOOut).

cores/led: add LedChaser (now that LiteX is running on FPGA mining boards let's use fancy led blinks :))

integration/soc: add clock_domain parameter to add_etherbone.

To allow using a sys_clk < 125MHz with a 1Gbps link.

integration/soc: add add_uartbone method (to add a UARTBone aka UART Wishbone bridge).

bios/sdram: fix lfsr typo.

Merge pull request #500 from mubes/fixups

Fixups

build/xilinx: add disable_constraints parameter to Platform.add_ip.

When integrate .xci, we don't necessarily want to apply the default timing/loc
constrants generated by Vivado but our custom ones. Setting disable_constraints
to True allow disabling .xdc generated by the IP.

Merge branch 'master' of https://github.com/enjoy-digital/litex into fixups

Small fixups to address compiler warnings etc.

bios/sdram: fix merge typo in lfsr (thanks Benjamin Herrenschmidt).

bios/sdram: Use an LFSR to speed up pseudo-random number generation

This speeds up the memory test by an order of magnitude, esp. on
cores without a hardware multiplier by getting rid of the
multiplication in the loop.

The LFSR implementation comes from microwatt's simple_random test
project.

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

Merge pull request #499 from DurandA/patch-2

Add data dirs to manifest

boards/platforms: update xilinx programmers.

build/xilinx/vivado: ensure Vivado process our .xdc early.

When generating the LitePCIe PHY wrappers from the .xci, Vivado is locking the
PCIe lanes to default locations that do not necessarily match the ones used in
the design.

Processing our constraints earlier makes Vivado use our constraints and not the
ones from the generated wrapper.

Add data dirs to manifest

gen/fhdl/verilog: explicitly define input/output/inout wires.

When integrating designs which set `default_nettype none, the top also needs
to explicitly define the type of the signals.

targets/genesys2: set cmd_latency to 1.

bios: remove usddrphy debug (we'll use a specific debug firmware to fix the usddrphy corner cases).

platforms/targets: fix CI.

boards: keep in sync with LiteX-Boards, integrate improvements.

- create_programmer on all platforms.
- input clocks automatically constrainted.
- build/load parameters.

build/lattice/programmer: add UJProg (for ULX3S).

build/lattice/programmer: make OpenOCDJTAGProgrammer closer to OpenOCD programmer.

build/generic_programmer: catch 404 not found when downloading config/proxy.

build/platform: allow doing a loose lookup_request (return None instead of ConstraintError) and allow subname in lookup_request.

In the platforms, insead of doing:
self.lookup_request("eth_clocks").rx
we can now do:
self.lookup_request("eth_clocks:rx")

This allows some try/except simplifications on constraints.

build/openocd: add find_config method to allow using local config file or download it if not available locally.

cpu/microwatt: fix integration/crt0.S (thanks Benjamin Herrenschmidt).

Tested on Arty A7:

        __   _ __      _  __
       / /  (_) /____ | |/_/
      / /__/ / __/ -_)>  <
     /____/_/\__/\__/_/|_|
   Build your hardware, easily!

 (c) Copyright 2012-2020 Enjoy-Digital
 (c) Copyright 2007-2015 M-Labs

 BIOS built on May  4 2020 17:15:13
 BIOS CRC passed (0adc4193)

 Migen git sha1: 5b5e4fd
 LiteX git sha1: 6f24d46d

--=============== SoC ==================--
CPU:       Microwatt @ 100MHz
ROM:       32KB
SRAM:      4KB
L2:        8KB
MAIN-RAM:  262144KB

--========== Initialization ============--
Initializing SDRAM...
SDRAM now under software control
Read leveling:
m0, b0: |00000000000000000000000000000000| delays: -
m0, b1: |00000000000000000000000000000000| delays: -
m0, b2: |00000000000000000000000000000000| delays: -
m0, b3: |00000000000000000000000000000000| delays: -
m0, b4: |00000000000000000000000000000000| delays: -
m0, b5: |00000000000000000000000000000000| delays: -
m0, b6: |00000111111111111100000000000000| delays: 11+-06
m0, b7: |00000000000000000000000000000000| delays: -
best: m0, b6 delays: 11+-06
m1, b0: |00000000000000000000000000000000| delays: -
m1, b1: |00000000000000000000000000000000| delays: -
m1, b2: |00000000000000000000000000000000| delays: -
m1, b3: |00000000000000000000000000000000| delays: -
m1, b4: |00000000000000000000000000000000| delays: -
m1, b5: |10000000000000000000000000000000| delays: 00+-00
m1, b6: |00000011111111111100000000000000| delays: 12+-06
m1, b7: |00000000000000000000000000000000| delays: -
best: m1, b6 delays: 12+-06
SDRAM now under hardware control
Memtest OK
Memspeed Writes: 129Mbps Reads: 215Mbps

--============== Boot ==================--
Booting from serial...
Press Q or ESC to abort boot completely.
sL5DdSMmkekro
Timeout
No boot medium found

--============= Console ================--

litex>

Merge pull request #496 from gsomlo/gls-fix-makefiles

software/*/Makefile: no need to copy .S files from CPU directory

software/*/Makefile: no need to copy .S files from CPU directory

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

Merge pull request #494 from shuffle2/patch-2

diamond: quiet warning about missing clkin freq for EHXPLLL

diamond: quiet warning about missing clkin freq for EHXPLLL

FREQUENCY_PIN_CLKI should be given in mhz

CHANGES: update.

cpu/microwatt: add powerpc64le-linux-gnu to gcc_triple.

It seems to be what most distros cross-comiplers are using.

cpu/microwatt: add pythondata and fix build with it.

cpus: use a common definition of gcc_triple for the RISC-V CPUs, reorganize CPU by ISA/Data-Width.

bios/cmd_mdio.c:  fix missing <base/mdio.h> import.

cpu/vexriscv: fix flush_cpu_icache, remove workaround on boot.c.

cpus: add nop instruction and use it to simplify the BIOS.

cpus: add human_name attribute and use it to simplify the BIOS.

software/libbase/system.c: remove unused includes.

Merge pull request #492 from scanakci/blackparrot_litex

BP -> Linux simulation, Comply with pythondata, and README update

Merge branch 'master' into blackparrot_litex

Merge pull request #474 from fjullien/term_hist_auto_compl

Terminal: add history and auto completion

Update README.md

update to comply with python-data layout

BP fpga recent version

Fix memory transducer bug, --with-sdram for BIOS works, memspeed works

rebased, minor changes in core.py

Linux works, LiteDRAM works (need cleaning, temporary push)

Create GETTING STARTED

Rename GETTING STARTED to GETTING STARTED.md

Update GETTING STARTED.md

Update GETTING STARTED.md

Update GETTING STARTED.md

Merge pull request #483 from ilya-epifanov/lattice-openocd-jtag-programmer-erase-flag-and-quiet-output

Lattice OpenOCD JTAG programmer: removed erase flag and made progress output less noisy

Merge pull request #491 from gsomlo/gls-spisd-clusters

software: spisdcard: cosmetic: avoid filling screen with cluster numbers

.travis.yml: disable python3.5 test (nMigen requires 3.6+).

As discussed in #479.

CHANGES: update.

cpu/minerva: add pythondata and use it to compile the sources.

litex_setup: add nmigen dependency (used to generate Minerva CPU).

This also requires Yosys, but Yosys is already expected to be installed separately.

CHANGES: start listing changes for next release.

software: spisdcard: cosmetic: avoid filling screen with cluster numbers

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

cpu/software: move flush_cpu_icache/flush_cpu_dcache functions to CPUs.

bios: add auto completion for commands

bios: switch command handler to a modular format

Command are now described with a structure. A pointer to this
structure is placed in a dedicated linker section.

bios: move helper functions to their own file

bios: add terminal history

Terminal history and characters parsing is done in readline.c.
Passing TERM_NO_HIST disable terminal history.
Passing TERM_MINI use a simple terminal implementation in order to save
more space.

builder: add a parameter to pass options to BIOS Makefile

cpu/software: move CPU specific software from the BIOS to the CPU directories.

This simplifies the integration of the CPUs' software, avoid complex switches in the code,
and is a first step to make CPUs fully pluggable.

The CPU name is no longer present in the crt0 files (for example crt0-vexriscv-ctr.o
becomes crt0-ctr.o) so users building firmwares externally will have to update their
Makefiles to remove the $(CPU) from crt0-$(CPU)-ctr.o.

cpu/Minerva: Clone the repository locally for now, we need to create a pythondata repository.

integration/soc: rename usb_cdc to usb_acm.

As discussed on Discord recently.

litex/__init__.py: remove retro-compat > 6 months old.

soc: allow passing custom CPU class to SoC.

Useful to experiment with custom CPU wrappers and a first step to make CPUs plugable.

Add RDIMM side-B inversion support

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #488 from enjoy-digital/python3.5

travis: add back test on python3.5 (python3.6 is recommended but we c…

travis: add back test on python3.5 (python3.6 is recommended but we can try to keep 3.5 compatibility until we have good reason to no longer support it).

Added `imac` config for CPUs which implements the most basic working riscv32imac feature set, implemented for VexRiscv

Can now pass `--seed` to `nextpnr-ecp5` via `TrellisToolchain` `kwargs`

Removed erase flag and made progress output less noisy

Merge pull request #481 from betrusted-io/unfstringify

propose patch to not break litex for python 3.5

propose patch to not break litex for python 3.5