Use a PowerOnReset to initialize the cpu.

--HG--
extra : convert_revision : 9e65af095c37c7c67db377424d2d4363fa8065f9

Calling syscalls from within the trap instruction's invoke method won't work because apparently you need an xc for that and not a tc. Cleaned up the TrapInstruction fault in light of this.

--HG--
extra : convert_revision : 1805c9244cfd62d0ee7862d8fd7c9983e00c5747

The tc needs to be protected instead of private so that the CpuEventWrapper can access it.

--HG--
extra : convert_revision : bd836d63ac3630b20dda552e7b289730f3c114ef

Gutted out the old Alpha stuff.

--HG--
extra : convert_revision : 6767dc1305a58e3e7eb0ee909d54768e51744927

Added a stub initCPU function. This would be a good place to force in a PowerOnReset fault to kick start the CPU.

--HG--
extra : convert_revision : 79e1fa2ef40e326682069639e260db255fd29d93

Compilation fixes.

--HG--
extra : convert_revision : 44d67a3bb95f875f17586499aa4a04268aa2fd46

Added this constant to get compilation to work. The value is bogus since I don't know what it actually represents.

--HG--
extra : convert_revision : ab579c1275bfcfb7ffe21633bd8c5b9bea24015e

Add the syscall number as the second parameter for the trap fault. This could be improved and syscalls could be called from the trap's invoke method.

--HG--
extra : convert_revision : 127a3673a076110fb3605c0fbc93e8d7e9fec84b

Add an invoke function for PowerOnReset

--HG--
extra : convert_revision : a1cdd35c74f6e85f42a04061b466ec7617da8ac2

Move around misc reg code

src/arch/sparc/faults.cc:
    Moved some code here from miscregfile.cc
src/arch/sparc/miscregfile.cc:
    Moved code from here to faults.cc, and merged (read|set)MiscRegWithEffect and it's FS version from ua2005.cc
src/arch/sparc/miscregfile.hh:
    readFSRegWithEffect is no longer a seperate function, and is instead done in the main readRegWith Effect.

--HG--
extra : convert_revision : 0b45f0f78e83929b32ddd2f443c8b1dbf9bc04fb

removed ua2005.cc since it's been obsorbed into the miscregfile, and added system.cc

--HG--
extra : convert_revision : 2a124adcefe0d15860632a05e8788d3fd34008c2

Got rid of "inPalMode". Some places are still effectively checking if they are in PAL mode, however.

--HG--
extra : convert_revision : b52d9642efc474eaf97437fa2df879efefa0062b

Add a new file which describes an ISA's interrupt handling mechanism. It records when interrupts are requested, and returns an interrupt to execute if the

--HG--
extra : convert_revision : c535000a6a170caefd441687b60f940513d29739

Fixed a comment

--HG--
extra : convert_revision : bebc701508e1d38ee74a07377c634d5e46e89abe

Merge ktlim@zizzer:/bk/newmem
into  zamp.eecs.umich.edu:/z/ktlim2/clean/newmem-busfix

--HG--
extra : convert_revision : a9a41e2c292bd95aa148e1cf4d9a77c0622a462b

Have bus use the BadAddress device to handle bad addresses.  The O3 CPU should be able to boot into Linux with caches on after this change.

src/mem/bus.cc:
src/mem/bus.hh:
    Bus now will be setup with a default responder, unless the user overrides it.  This default responder should return BadAddress if no matching port is found.
src/python/m5/objects/Bus.py:
    Bus now has a default responder for FS mode if the user doesn't override it.  It returns BadAddress if no matching port is found.
src/python/m5/objects/Tsunami.py:
    Add bad address device.  Also record when the user has specified their own default responder.

--HG--
extra : convert_revision : 59070477ae313ee711b2d59baa2369c9a91c5b85

Implement device that will return BadAddress.

--HG--
extra : convert_revision : d833c20f691e01c84a0678f19f7d83f3ee50c0c1

Caches return a new functional port whenever asked for one.

src/mem/cache/base_cache.cc:
    Have caches return a new functional port whenever asked for them.  I'm pretty sure this is desired behavior.  Ron can correct me if it's not.

--HG--
extra : convert_revision : e1fadf895a7d714968128ff900d10e86fde53387

More proper handling of the ports.

src/cpu/simple_thread.cc:
    Fix up port handling to share code.
src/cpu/thread_state.cc:
    Separate code off into a function.
src/cpu/thread_state.hh:
    Make a separate function that will get the CPU's memory's functional port.

--HG--
extra : convert_revision : 96a9bb3c5e4b9ba5511678c0fd17f0017c8cd312

Remove function that should have been deleted.

src/cpu/simple_thread.cc:
    This function should have been deleted from an earlier push.
src/cpu/simple_thread.hh:
    Delete this function; it's now in thread_state.hh/.cc.

--HG--
extra : convert_revision : f78dcf9c2b388418030d48d0ea4911c8b8b1f5ff

Use ISA specific makeExtMI.

src/arch/alpha/utility.hh:
    For now makeExtMI will be specific to the ISA.

--HG--
extra : convert_revision : 89959c6499efcc3df9301ad8ea039580764a1496

Merge zizzer:/bk/newmem
into  zed.eecs.umich.edu:/z/hsul/work/m5/newmem

--HG--
extra : convert_revision : a30e2da1f0a272b8c867c0e7a3491118be92bc5e

factor some more commone code and enable going from checkpoint into arbitrary CPU with or without caches.

configs/common/Simulation.py:
    enable going from checkpoint into arbitrary CPU with or without caches.

--HG--
extra : convert_revision : 02e7ff8982fdb3a08bc609f89bd58df5b3a581b2

Merge zizzer.eecs.umich.edu:/bk/newmem/
into  zeep.eecs.umich.edu:/home/gblack/m5/newmemmemops

--HG--
extra : convert_revision : c2f7398a0d14dd11108579bb243ada7420285a22

Added code to handle draining.

--HG--
extra : convert_revision : 3861f553bde5865cd21a8a58a4c410896726f0a3

Fix a range check on the ipr_index.

--HG--
extra : convert_revision : 84e25abd4bb2de0c877c883804d39feb019c7030

Adjustments for the AlphaTLB changing to AlphaISA::TLB and changing register file functions to not take faults

--HG--
extra : convert_revision : 1cef0734462ee2e4db12482462c2ab3c134d3675

make it so that you can do a standard switch without the caches option.  this will have only the o3 cpu have a cache, rather than timing (warmup) + o3 have cache.

--HG--
extra : convert_revision : d733de7ebb362bbd7376a0235ee7f117df2d6d37

change name of 2nd switch_cpu so that ckpt recovery with multiple cpus doens't get confused.

--HG--
extra : convert_revision : 16c710c4196c520d03c1993a26f38cf1f04ab637

Arg!

--HG--
extra : convert_revision : 8328d002780c0291e7eb264076a62084de88b7a5

More typos! I need to get nfs to work.

--HG--
extra : convert_revision : f5693e96d376254f777fb0cce7b5be3d36efbea9

Fix another typo

--HG--
extra : convert_revision : ad7058babf2a13bfe543e05f2662dc49a18a8b8b

Check for out of range IPR values as well.

--HG--
extra : convert_revision : 9ca241bb71d8a1d022e54485383a88d2abece663

Fix stupid typo

--HG--
extra : convert_revision : fbfc82974e89b2c726b689674c9f5d957682b280

Make two simple utility functions to determine if a MiscReg index corresponding to an IPR is readable or writable.

--HG--
extra : convert_revision : 89eebba5eec01e629213997d24c734a6acad0ecb

Forgot to add intr_flag in one place.

--HG--
extra : convert_revision : 637256098e2283c18f98bdaabf21f3039d162a15

We don't include ipr.cc in SE builds, so don't call it.

--HG--
extra : convert_revision : 45e52d7afbf74e0ddde11f58aeb084186389fc06

Made the old name refer to the miscreg index to prevent having to change code all over the place.

--HG--
extra : convert_revision : e890a3ce420336acdb220396dcbf66d4b9974c76

Forgot to change the index.

--HG--
extra : convert_revision : 5a444e635d20bcca445a10e43592b6c10d25e879

Make the IPRs use regular miscreg indexes, and make a table or two to find the miscreg index of a specific IPR.

--HG--
extra : convert_revision : dd235261e7086d6667b1b2bdc4a81b2573e21d53

Fix up configs.

configs/common/Simulation.py:
    Remove mem parameter.
configs/example/se.py:
    Remove debug output that got included in my other push.

--HG--
extra : convert_revision : 643c34147f6c6cbb98b8e6d6e8206b9859593ab0

Merge ktlim@zizzer:/bk/newmem
into  zamp.eecs.umich.edu:/z/ktlim2/clean/newmem-busfix

configs/example/fs.py:
configs/example/se.py:
src/mem/tport.hh:
    Hand merge.

--HG--
extra : convert_revision : b9df95534d43b3b311f24ae24717371d03d615bf

Remove mem parameter.  Now the translating port asks the CPU's dcache's peer for its MemObject instead of having to have a paramter for the MemObject.

configs/example/fs.py:
configs/example/se.py:
src/cpu/simple/base.cc:
src/cpu/simple/base.hh:
src/cpu/simple/timing.cc:
src/cpu/simple_thread.cc:
src/cpu/simple_thread.hh:
src/cpu/thread_state.cc:
src/cpu/thread_state.hh:
tests/configs/o3-timing-mp.py:
tests/configs/o3-timing.py:
tests/configs/simple-atomic-mp.py:
tests/configs/simple-atomic.py:
tests/configs/simple-timing-mp.py:
tests/configs/simple-timing.py:
tests/configs/tsunami-simple-atomic-dual.py:
tests/configs/tsunami-simple-atomic.py:
tests/configs/tsunami-simple-timing-dual.py:
tests/configs/tsunami-simple-timing.py:
    No need for mem parameter any more.
src/cpu/checker/cpu.cc:
    Use new constructor for simple thread (no more MemObject parameter).
src/cpu/checker/cpu.hh:
    Remove MemObject parameter.
src/cpu/memtest/memtest.hh:
    Ports now take in their MemObject owner.
src/cpu/o3/alpha/cpu_builder.cc:
    Remove mem parameter.
src/cpu/o3/alpha/cpu_impl.hh:
    Remove memory parameter and clean up handling of TranslatingPort.
src/cpu/o3/cpu.cc:
src/cpu/o3/cpu.hh:
src/cpu/o3/fetch.hh:
src/cpu/o3/fetch_impl.hh:
src/cpu/o3/mips/cpu_builder.cc:
src/cpu/o3/mips/cpu_impl.hh:
src/cpu/o3/params.hh:
src/cpu/o3/thread_state.hh:
src/cpu/ozone/cpu.hh:
src/cpu/ozone/cpu_builder.cc:
src/cpu/ozone/cpu_impl.hh:
src/cpu/ozone/front_end.hh:
src/cpu/ozone/front_end_impl.hh:
src/cpu/ozone/lw_lsq.hh:
src/cpu/ozone/lw_lsq_impl.hh:
src/cpu/ozone/simple_params.hh:
src/cpu/ozone/thread_state.hh:
src/cpu/simple/atomic.cc:
    Remove memory parameter.

--HG--
extra : convert_revision : 43cb44a33b31320d44b69679dcf646c0380d07d3

Ports now have a pointer to the MemObject that owns it (can be NULL).

src/cpu/simple/atomic.hh:
    Port now takes in the MemObject that owns it.
src/cpu/simple/timing.hh:
    Port now takes in MemObject that owns it.
src/dev/io_device.cc:
src/mem/bus.hh:
    Ports now take in the MemObject that owns it.
src/mem/cache/base_cache.cc:
    Ports now take in the MemObject that own it.
src/mem/port.hh:
src/mem/tport.hh:
    Ports now optionally take in the MemObject that owns it.

--HG--
extra : convert_revision : 890a72a871795987c2236c65937e06973412d349

Merge zizzer:/bk/newmem
into  zeep.pool:/z/saidi/work/m5.newmem.head

--HG--
extra : convert_revision : 42712a50ca46ebc891b78186f4b6d1412a35d374

remove connectAll() and connect() code since it isn't used anymore. (The python does it all)

--HG--
extra : convert_revision : e16a1ff59d4522703b155c2e68379a3072e8f47f

add the ability to insert into the middle of the timing port send list

--HG--
extra : convert_revision : 5422025f74ba7013f98d1d1dcbd1070f580aae61

Missed a few instances of this function.

--HG--
extra : convert_revision : 581f97dafc2b30bd5067f6ff7f9cdbabc6890622

Get rid of old, commented out code.

--HG--
extra : convert_revision : 46e9f26917efab642b80ea9e4303ec95d43d935e

Move IntrFlag into the MiscRegFile and get rid of specialized accessor functions.

--HG--
extra : convert_revision : e0d12a150b01d05de9bc02bcbc7c22797975a5b9

Put the Alpha tlb stuff into the AlphaISA namespace, and give the classes more neutral names.

--HG--
extra : convert_revision : 702c715b7516a16602172deb1b78d6a7ab848fd4

Delete obsolete directories: src/oldmem, src/mem/timing, src/mem/NOTES.

--HG--
extra : convert_revision : 948b4aaf484f7f7c2fce16201cd51ecb111af7d4

FSConfig.py:
Accidentally committed this last time

configs/common/FSConfig.py:
    Accidentally committed this last time

--HG--
extra : convert_revision : 32d49c17c661b57a9aa9c3b057258f6e037ba745

se.py, fs.py:
import Caches
Simulation.py:
Fix typo - L2Cache --> L1Cache

configs/common/Simulation.py:
    Fix typo - L2Cache --> L1Cache
configs/example/fs.py:
configs/example/se.py:
    import Caches

--HG--
extra : convert_revision : 4292225b322c069665262eab7c83b5341844fba0

ensure that there is a "/" between the cptdir and the cpt.%d.

--HG--
extra : convert_revision : 9aed7c3aecad10b039f3cfb26e04a7950be6bed1

Merge zizzer:/bk/newmem
into  zed.eecs.umich.edu:/z/hsul/work/m5/newmem

--HG--
extra : convert_revision : 836fcb45f399ed4f860be2d0bfe2ac4709bfe2ef

decouple the switch option from the warmup period option - parsing was confused otherwise, oops.

--HG--
extra : convert_revision : 951fc664c59363df5f5e026aa791d83c26f050ec

Use some python os.path stuff to make it more flexible where we can execute this script from.

--HG--
extra : convert_revision : a76861a0f2669a7cd3bf3a34177739c69a913545

Merge zizzer:/bk/newmem
into  zed.eecs.umich.edu:/z/hsul/work/m5/newmem

--HG--
extra : convert_revision : ce5f394a4a62f7452b9631763425f65b911387bb

add some comments and make the warmup period in a switchover parameterizable.

configs/common/Options.py:
    make the warmup period in a standard switch part of the option.
configs/common/Simulation.py:
    add some comments and also make the warmup period an option.

--HG--
extra : convert_revision : 0fa587291b97ff87c3b3a617e7359ac6d9bed7a5

An attempt to serialize the state of the micro code mechanism in the simple cpu.

src/cpu/simple/base.cc:
    Make a microcoded op start at the current micropc, rather than starting at 0.
src/cpu/thread_state.cc:
    Serialize the microPC and nextMicroPC

--HG--
extra : convert_revision : 5302215f17312ecef3ff4c6548acb05297ee4ff6

Move the mem classes into util.isa so that multiple inheritance can be used in the future for micro insts.

--HG--
extra : convert_revision : c71faa5e43b56ed15d00ed5fd57c020d1c845445

Fix when the IsDelayedCommit flag is set.

--HG--
extra : convert_revision : ab6cd69f82b2013d66a91beaa3e39d8f417a9251

Bring casa and casxa up to date

src/arch/sparc/isa/decoder.isa:
    Fix up the casa and casxa instructions.
src/arch/sparc/isa/formats/formats.isa:
    This is handled in loadstore.isa now
src/arch/sparc/isa/formats/mem/basicmem.isa:
src/arch/sparc/isa/formats/mem/blockmem.isa:
    Renamed doSplitExecute to doDualSplitExecute. This differentiates between the version that does both a register and immediate version, and one that just does a register version.
src/arch/sparc/isa/formats/mem/mem.isa:
    The cas format is handled in loadstore.isa as well now.
src/arch/sparc/isa/formats/mem/util.isa:
    Reorganized things a bit to better support cas

--HG--
extra : convert_revision : 12411e89e763287e52f9825bf7a417b263c1037f

Fixed ldstub to use the right format, and made the load/store operations use the integer microcode register.

--HG--
extra : convert_revision : 7df5bd4bbe8a2607c7d2b4799826831d6a440926

Add an integer microcode register.

--HG--
extra : convert_revision : f23dbfdfe44e8e6cdd6948000669ad4f743b9fb4

Merge zizzer:/bk/newmem
into  zeep.pool:/z/saidi/work/m5.newmem.head

--HG--
extra : convert_revision : df73fd850d6638cbce6ff31203857f51235b8763

remove intel nic from SConscript

--HG--
extra : convert_revision : b01bb258c97cf42d46a94faedab31726623fe437

This one really needs to be arch/faults.hh

--HG--
extra : convert_revision : aad1ee04ade9f4394c9ef0386f23d6f2ca373412

Include the right version of faults.hh

--HG--
extra : convert_revision : 4762b8ab46ac755726cc658a378c2cf5b2061dc3

Merge zizzer.eecs.umich.edu:/bk/newmem
into  zeep.eecs.umich.edu:/home/gblack/m5/newmem

--HG--
extra : convert_revision : 9883fb35fd9c36e1819153f9976f8bdc73dbe8f3

One last adjustment to get rid of skew in the simple atomic cpu.

--HG--
extra : convert_revision : 8e46929ed7da5dae6888f773de4e1ecc9b249fe0

Merge zizzer:/bk/newmem
into  zed.eecs.umich.edu:/z/hsul/work/m5/newmem

configs/example/fs.py:
configs/example/se.py:
    hand merge

--HG--
extra : convert_revision : 13d248add87ac373d2653bb42adf4ac065f75ce3

factor out common run code from se.py and fs.py.

configs/example/fs.py:
    factor out common code.
configs/example/se.py:
    factor out common code

--HG--
extra : convert_revision : 72a1f653c84eae1b7d281e0a5e60ee116ad6b27d

Merge zizzer:/bk/newmem
into  zeep.pool:/z/saidi/work/m5.newmem.head

--HG--
extra : convert_revision : b8b8a4428b2462d2df600e2ec7a9014a08246df8

add packet_access.hh

--HG--
extra : convert_revision : 7fe4958549101fca9613baa4a317d96f4970d432

A more complete attempt to fix the clock skew.

--HG--
extra : convert_revision : b2d505de51fc5fcae5177b2a13140729474e249e

Potential fix to clock skew problem.

--HG--
extra : convert_revision : 51572523190a886fd0ff64817edc88e260c5fa9d

Merge zizzer.eecs.umich.edu:/bk/newmem
into  zeep.eecs.umich.edu:/home/gblack/m5/newmem

--HG--
extra : convert_revision : ec35a9276ae21e0b9fe820bd700c020e4440a350

Update stats for fill/spill handlers

--HG--
extra : convert_revision : 2ed2e868ccbb3316f84ea691497d2e0dd4ec2416

Got rid of some outdated comments.

--HG--
extra : convert_revision : 30fa768c4a934cf5f9dc0ad84e0e421327ccbed3

Made the regfile compatible with the new definitions in MiscRegFile

--HG--
extra : convert_revision : d63ea6fb1e549e737204ee6653c06f89ec5e43ef

Clean up MiscRegFile

--HG--
extra : convert_revision : 3bc792596c99df3a5c2c82da58b801a63ccf6ddb

Reorganized the MiscRegFile

--HG--
extra : convert_revision : 088112c9b8a4ea09c8015da5a0b65ed2fc9398d2

Cleaned up the decoder slightly.

--HG--
extra : convert_revision : a7050aa8768c132f0161f00ba17ae02d71f0b829

Added a few functions to stuff values into bitfields in an instruction.

--HG--
extra : convert_revision : 507d7e13fd6276acf36b75eba31dff5e8080113f

Changed the number of register windows to be more realistic.

--HG--
extra : convert_revision : ae557307f377b19bae82226dafa8b4b2654cae52

Got rid of some debug output

--HG--
extra : convert_revision : 6e98cf839dc92bde5f06f9b9bf11ca6ac661c907

Change the default function from setMiscRegWithEffect to setMiscReg

--HG--
extra : convert_revision : bedf422d51a52b009390b1e94f5330f752be2b87

Merge zizzer:/bk/newmem
into  zed.eecs.umich.edu:/z/hsul/work/m5/clean

--HG--
extra : convert_revision : cb3f718bdcbd52540747a2696fb37bb4fcfe27a3

se.py:
make the same os.getcwd fix ali made in fs.py, make connectMemPorts occur after caches are created.

configs/example/se.py:
    make the same os.getcwd fix ali made in fs.py, make connectMemPorts occur after caches are created.

--HG--
extra : convert_revision : 9760ae073d97cd62d3e44f10199d31cce79d4a1d

Merge zizzer:/bk/newmem
into  zeep.pool:/z/saidi/work/m5.newmem.head

--HG--
extra : convert_revision : 473901bcd44bd2c563a3293d7326cd5aed8b630f

Fix simple timing port keep a list of all packets, have only one event, and scan all packets on a functional access.

--HG--
extra : convert_revision : c735a6408443b5cc90d1c1841c7aeb61e02ec6ae

Fixed the priv instruction format.

src/arch/sparc/isa/formats/priv.isa:
    Fix the priv format so that it uses isa_parser operands rather than accessing the registers directly in checkCode. Also, the expressions needed to be negated.
src/arch/sparc/isa/operands.isa:
    Added an Hpstate operand, and adjusted the numbering.

--HG--
extra : convert_revision : 4a70862df061aa9e1b9eab125c4c2fc839ac3b5a

Implemented the saved and restored instructions, fixed up register window instructions so that the cwp is modified at the correct time (when handling the fault), and fixed the "done" instruction.

--HG--
extra : convert_revision : 3c9144422f087af1d375782cce1c9b77ca7936c9

Fixed the bitfield FCN to include the right bits.

--HG--
extra : convert_revision : 040beb4dd982784773c3c3ad04cc48c2dc98b58c

Implemented the SPARC fill and spill handlers.

src/arch/sparc/faults.cc:
src/arch/sparc/faults.hh:
    Added a function to do normal SPARC trap processing, and implemented the spill and fill faults for SE
src/arch/sparc/process.cc:
src/arch/sparc/process.hh:
    Added fill and spill handlers which are stuffed into the processes address space. The location of these handlers are stored in fillStart and spillStart.

--HG--
extra : convert_revision : 59adb96570cce86f373fbc2c3e4c05abe1742d3b

Fix fixPacket functionality to calculate sizes properly

src/mem/packet.cc:
    Copy size is calculated by END-BEGIN not BEGIN-END

--HG--
extra : convert_revision : 0e2725c5551f8f70ff05cb285e0822afc0bb3f87

Replace the Alpha No op with a SPARC one.

--HG--
extra : convert_revision : bed03e63dc80bf24f21bad08e6553d7aab92c7b3

Fix fs.py. Lisa did you test this? Is there some wierd python version thing?

--HG--
extra : convert_revision : 6df5f90d5b66e7af27d4f524744b9dc3c703a588