Remove unused memtest

Add calibration documentation

Load calibration when initializing gram

Add rdly auto calibration

Remove DDR4 modules

Fix output in gram_read_burstdet

Add burstdet code

Remove unnecessary volatile qualifier

Fix identation

Remove write logging and change loop conditions

Fix identation

Remove hardcoded MRx, use gramProfile instead

Remove memtest

Rename gram_calibration_auto to gram_generate_calibration

Add MRx mode registers to the gramProfile structure, rename gram_calibration_auto to gram_generate_calibration

Remove main.img.bin target, add clean target

Set default value for dram_rst

Fix typo

Remove iverilog, use Yosys/SymbiYosys from YoWASP

Ignore sublime-workspace files

Remove datavalid signal

Fix peripheral addresses, improve memory testing

Add example SoC code

Fix code styling

Ensure sync2x and sync are in sync (fixes #20)

Revamp wishbone frontend (fixes #41), add tests

Expose data_width

Add more checks in delayed_enter

Match SoC granularity with decoder granularity

Import utils using the absolute module path

Use RoundRobin implementation from nMigen

Fix code formatting

Make R/W tests more intense

Add speedtest_write task

Remove simticks

Add speedtest_read task in testbench

Remove unused resources

Remove classes for read and write ports, add  parameter check to gramNativePort

Remove unused set_rdimm

Stop feeding DQSBUFM with constant 1 on its READx inputs

Add _DelayLine test

Rename DelayLine -> _DelayLine

Fix regressions from #ebe5cef

Remove unused imports

Use any()/all() instead of reduce

Remove unnecessary imports

Simplify tck expression

Remove wants_zqcs signal

Fix regression in #14a2154

Remove unused variable

Simplify refresher code

Add test for CommandChooser

Import Delay in gram tests

Mention contrib/test_failfast in test README

Remove unused event

Remove unusable test

Use If instead of a Switch

Fix wrong T1 signal

Add comment

Add sublime-project file

Add Precharge-For-Refresh state

Remove reference to UART

Wire directly to the Wishbone bus, making simulations faster and reduce the chances of reading before ACK

Use Yices from Fedora repository

Remove unnecessary modules in gram tests

Add test for tFAWController

Add memtest score

Fix tXXDController (was overflowing)

Use Z3 from Fedora repos for faster CI

Expose gram_reset_burstdet and gram_read_burstdet APIs

Fix code styling

Removing superfluous variables in multiplexer

Remove commented test

Fix code styling

Fix AntiStarvation

Use the correct value for test depth

Parametric test size, add delay option between write and read

Revert to timings from LiteDRAM

Fix code styling

Use clk pin definition from upstream nmigen-boards

Update nMigen version requirement

Fix burstdet CSR code

Fix platform code for simulation

Remove DQSPattern import

Add notes regarding CI usage

Handle rdly customization

Remove unnecessary signal reset

Rework burstdet CSR code

Fix granularity and sel in UARTBridge

Fix ECPIX585Platform to work with the latest commits in nmigen-boards

Rework CSR interface for PHY

Use 0x00BA0BAB instead of 0x12345678 for better readability

Remove commented DDR3 resource definition

Fix write timings

Replace Switch with If statement, indentation fixup

Remove DQSPattern

Apply changes from LiteDRAM#fa7d91a

Fix code styling

Adding test for tXXDController

Add simple test for DQSPattern