Removed $bu0 cell type

Using $pos models for $bu0

Fixed "test_cells -vlog"

Fixes in $alu SAT- and eval-models

Undef-related fixes in simlib $alu model

Improvements in "test_cell -vlog"

Added test_cell -vlog

Create a default selection stack in RTLIL::Design::Design()

Small bug fixes in $not, $neg, and $shiftx models

Added SAT testing to test_cell eval stage

Removed references to yosys-svgviewer from docs

Removed yosys-svgviewer

Using "xdot" instead of "yosys-svgviewer" in show command

Added $alu support to test_cell

Added ConstEval model for $alu cells

Added SAT model for $alu cells

Fixed "test_cell -simlib all"

Added "test_cell -simlib -v"

Added "techmap -autoproc"

Fixes in old SAT example.ys

Moved "share" and "wreduce" to passes/opt/

Using std::vector<RTLIL::State> instead of RTLIL::Const for RTLIL::SigChunk::data

Added eval testing to test_cell

Fixed return size of const_*() eval functions

Added RTLIL::Const::size()

Added eval model for $lut cells

Typo fixes in cell->*Param() API

Added $lut support in test_cell, techmap, satgen

Added design->scratchpad

Added $alu cell type

Added autotest -e (do not use -noexpr on write_verilog)

Improved write address decoder generation memory_map

Fixed module->addPmux()

Using worker class in memory_map

Replaced $__alu CO/CS outputs with full-width CO output

Don't change existing binary FSM encoding if it is already optimal

Using $pmux info in fsm_extract to optimize transition ctrl_in patterns

Improved handling of $pmux cells in fsm_extract

Fixed inserting of Q-inverters in dfflibmap

Fixed printing of multi-line Makefile.conf

Implemented "rename -enumerate -pattern"

Print Makefile.conf as make info message

Checking for valid CONFIG value in Makefile

Optimize shift ops with constant rhs in opt_const

Added some additional log messages to opt_const

Added is_signed argument to SigSpec.as_int() and Const.as_int()

azonenberg: Make dump_vcd save model when temporal induction fails due to step limit

Only call proc_share_dirname() in techmap when necessary

Removed compatbility.{h,cc}: Not using open_memstream/fmemopen anymore

Changed frontend-api from FILE to std::istream

Changed backend-api from FILE to std::ostream

Added "stat -width"

Added emscripten (emcc) support to build system and some build fixes

Added DPI-C documentation to README file

Added support for non-standard <plugin>:<c_name> DPI syntax

Archibald Rust and Clifford Wolf: ffi-based dpi_call()

Added "plugin" command

Updated ABC to 4d547a5e065b

Cosmetic changes to FSM tests

Fixed small memory leak in ast simplify

Added support for DPI function with different names in C and Verilog

Added AstNode::asInt()

Fixed memory leak in DPI function calls

Merge branch 'master' of github.com:cliffordwolf/yosys

Added Verilog/AST support for DPI functions (dpi_call() still unimplemented)

Added support for global tasks and functions

Added mod->addGate() methods for new gate types

Using "via_celltype" in $mul carry-save-acc implementation

Added "via_celltype" attribute on task/func

Performance fix for new $__lcu techmap rule

Replaced recursive lcu scheme with bk adder

Added const folding of AST_CASE to AST simplifier

Fixed proc_{self,share}_dirname error handling

Makefile fixes

Improved AST ProcessGenerator performance

Improved sig.remove2() performance

Use stackmap<> in AST ProcessGenerator

Added stackmap<> container

Renamed toposort.h to utils.h

Added module->uniquify()

Fixed AOI/OAI expr handling in verilog backend

Multiply using a carry-save accumulator

Added "test_cell -s <seed>"

AST ProcessGenerator: replaced subst_*_{from,to} with subst_*_map

Added additional gate types: $_NAND_ $_NOR_ $_XNOR_ $_AOI3_ $_OAI3_ $_AOI4_ $_OAI4_

Added CellTypes::cell_evaluable()

Changes in techmap $__alu interface

Added "opt -fast"

Added log_spacer()

Bugfix in iopadmap

Renamed $lut ports to follow A-Y naming scheme

Renamed $_INV_ cell type to $_NOT_

Removed old doc references to $safe_pmux

More idstring sort_by_* helpers and fixed tpl ordering in techmap

Added Frontend "+/" filename syntax for files from proc_share_dir

document "techmap -map %<design-name>"

Fixed bug in "read_verilog -ignore_redef"

Added RTLIL::SigSpec::to_sigbit_map()

Changed the AST genWidthRTLIL subst interface to use a std::map

Added sig.{replace,remove,extract} variants for std::{map,set} pattern