sim/ipc/Message: convert values

pytholite/transel: use python3-compatible comparison methods

examples/pytholite: add uio example

uio/ioo: fix UnifiedIOSimulation

uio: support generator trampolining in simulation

uio: add simulation I/O object

uio: unified I/O object

actorlib/sim: swap TokenExchanger parameters

bus/csr: allow specifying existing interface

bus/asmibus: swap port position to be consistent with wishbone API

bus/wishbone: allow specifying existing interface

bus/transactions: add busname parameter

actorlib/sim: split TokenExchanger

pytholite/io: support token pull

examples/pytholite/basic: demonstrate conversion to Verilog

examples: basic Pytholite demo

pytholite/io: support token push

pytholite: move expression and register handling to separate modules

pytholite/compiler: recognize composite I/O pattern

pytholite/compiler: visit_assign_special

pytholite: move FSM management to separate module

pytholite/compiler: refactor visit_block

pytholite/compiler: clean up visit_statement

pytholite: forward 'yield call' statements to io module

pytholite: introduce io module

pytholite/compiler: support bitslice

pytholite/compiler: support range(constants) in for loops

pytholite/compiler: cleanup print statements

pytholite/compiler: support for loops (iterating on lists only)

pytholite/compiler: support while loops

Revert "pytholite/compiler: SymbolStack"

This reverts commit f57da497b2a96ab53de2fac37a34cdbc668c9636.

pytholite/compiler: SymbolStack

pytholite/compiler: improve naming of selection signals

pytholite/compiler: fix handling of constants

fhdl: make constants hashable

pytholite/compiler: go to next state

pytholite/compiler: support if statements

pytholite/compiler: support comparisons in expressions

pytholite/compiler: create FSM

fhdl/visit: add missing self

fhdl: visit module (untested)

pytholith: add register muxes

pytholite: do not use ast.NodeVisitor

fhdl/structure: make all values hashable

pytholite: visit AST and list registers

pytholite: transformable elements

bank/description: regprefix

actorlib/spi: typo

transform/unroll_sync: autodetect in/out

transform/unroll_sync: support generator function

transform/unroll: support empty dictionaries

transform/unroll: support for variables

transform: unroll

actorlib/spi: SingleGenerator

actorlib/spi/collector: atomic update for write_count

bank: remove RE signal for field registers

bank: support for atomic writes

actorlib/spi: fix memory port we/wd

flow/actorlib: Simple Processor Interface (WIP)

fhdl: fix instance get_io

fhdl: support expressions in instance ports

fhdl: support inverted clock ports in instances

fhdl/verilog: sort clock domains by name

fhdl: list signals in execution order

Merge branch 'master' of github.com:milkymist/migen

examples: demonstrate multi-clock support

examples: update LM32 instance

Multi-clock design support + new instance API

setup.py: cosmetic

Merge pull request #3 from brandonhamilton/upstream

Optionally accept iverilog simulator options

examples: new namer

fhdl/namer: better handling of indices

fhdl/tracer: support BUILD_LIST opcode

fhdl/namer: use execution order indices for variable names as well

fhdl/namer: number objects according to execution order

fhdl/namer: simplify + more relevant names

bus/csr: configurable data width

doc: ASMI reader

doc: IntSequence

doc: framebuffer example

doc: arrays

sim: ensure clean IPC shutdown

flow/isd: add freeze register

flow/network: remove print

flow/network: option to add debugger

flow: in-system debugger module

flow/hooks/DFGHook: add iterator on hooks

flow: EndpointHook -> EndpointSimHook

corelogic/ReorderBuffer: do not touch empty count when issuing and reading at the same time

x.bv.width -> len(x)

fhdl: len() for Constant

corelogic/misc: remove multimux

fhdl: fix value_bv for operators

bus/wishbone: remove use of deprecated multimux

fhdl: remove _StatementList

examples/dataflow/dma: test OOO ASMI reader

bus/asmibus: fix per-port tag generation

actorlib/dma_asmi: out-of-order reader and class factory

corelogic: reorder buffer (untested)

fhdl/arrays: use correct BV for intermediate signals