svp64.py: fix svshape and setvl plus couple of oddities

* svstep RT,SVi,vf
but the Form is 8 fields
* setvl RT,RA,SVi,vf,vs,ms
the order of those is *different* from the "natural" order in the
SVL-Form

svp64.py: add -FORM headers to more functions

svp64.py: fix bmask entry

svp64.py: group 32-bit instructions into the table

The pysvp64asm code became really dirty with the addition of new
instructions, it's almost impossible to keep track of it. Some
instructions were not converted at all, due to incorrect check (all but
setvl/svshape). Some had wrong operand names (fsins, fcoss used RT, RA
operands, and this does not follow the spec). Some instructions had no
SV support, despite the fact they should (fsins).

This all became barely maintainable. From now on, instructions are
grouped into a special table. Ideally we should generate this table
from fields.txt, but there's no time for writing yet another parser.

svp64.py: align indentation

add test case for kaivb to jump to 0x2700

add TrapTestCase for KAIVB
https://bugs.libre-soc.org/show_bug.cgi?id=859

hmm do expected state in rfid trap case

correct input example for SOF case_3_bmask

Added sif/sof

corrections to test cases, it is not quite
as "obvious" as it looks due to the masking

update comments in av_cases.py test_1_bmask

correct undefined in av.mdwn bmask

Added second bmask test case, designed to be multi-test

add svindex XO field 101001

rename mask to rmm in svindex

rename mask field to rmm to avoid using "mask" in binutils
https://libre-soc.org/irclog/%23libre-soc.2022-06-24.log.html#t2022-06-24T20:27:25

svp64.py: support svindex instruction

add SVd to fields.txt (SVI-Form)
missed out description

add first bmask unit test

invert mode-bits in bmask bm field

bmask does not have Rc=1 variant

sigh, bm not mode argument to bmask
plus the offsets (sub-fields) of bm were completely wrong

correct bmask conversion to binary (wrong instruction used
as a beginning template)

add bmask to instruction list

add to fields.txt for the svstep instruction
which misses out some fields

add svindex SVI-Form to fields.txt

add missed generated csv changes

add BM2-Form to power_enums.py

else must be on separate line in pseudocode av.mdwn

missing "Special Registers Altered" on av.mdwn

Added bmask, pywriter failing

add SPDX-License-Headers to CSV files
(now that comments are possible)
mention provenance from microwatt decode1.vhdl

add explanatory comments on minor_22.csv

add comment-stripping to get_csv()
there have been a lot of situations where comments are needed
including review of new instructions

add BM2 Form for (DRAFT) bmask instruction

Added pc based on len(lst)

add another cprop test, experimenting

add 2nd cprop test to see what happens

expected number of instructions is 1 (therefore PC after running is 4 not 8)

Added cprop test case, fails atm (not enabled by default)

Modified cprop pseudo-code due to parser bug

argh horrible hack that does not work yet for fixing precedence

add X-Form to svp64.py av opcode set
(to be able to understand what the heck is going on)

Added cprop to caller, enums, svp64

Added CPROP to powerenums

Added entries for cprop, not sure if correct

add absolute-signed-diff next to absolute-unsigned-diff

rename absadd[us] to absdac[ud]
matches descriptions
# DRAFT Absolute Accumulate Signed Difference

fix minu[.] to be unsigned

update after adding av instructions

add absadds - signed accumulating add. DRAFT
https://bugs.libre-soc.org/show_bug.cgi?id=863

add absadd (unsigned) DRAFT
https://bugs.libre-soc.org/show_bug.cgi?id=863

add absolute-difference DRAFT
https://bugs.libre-soc.org/show_bug.cgi?id=863

add average-add DRAFT pseudocode and CSV
https://bugs.libre-soc.org/show_bug.cgi?id=863

add the rest of min/max DRAFT av opcodes
https://bugs.libre-soc.org/show_bug.cgi?id=863

add maxs DRAFT instruction
https://libre-soc.org/openpower/sv/av_opcodes/

extend minor_22.csv bitsel pattern to cover bits 21..31

sv_binutils: drop SVP64_NAME_MAX

sv_binutils: minor naming conventions fixup

sv_binutils: rename Entry to Record

sv_binutils: rename Record to Desc

whoops on an OR rather than an AND

add "redirection" of MTSPR/MFSPR into TRAP pipeline for KAIVB
in PowerDecoderSubset
https://bugs.libre-soc.org/show_bug.cgi?id=859
this reduces a lot of messing about by actually storing KAIVB
directly in the TRAP pipeline which is the only place it is used

add KAIVB SPR 850
https://bugs.libre-soc.org/show_bug.cgi?id=859

update version to 0.0 to stop unnecessary pip3 installs

add version constraints on setup install_requires

media/Makefile: switch to explicit LE toolchain

svp64.py: simplify core script translation

mp3_0: update assembly listing

svp64.py: fix stdin/stdout modus operandi

svp64.py: switch print statements to logger

sv_binutils: consider RA0 operand

sv_binutils: drop redundant prefix in C tags

sv_binutils: exclude useless records

sv_binutils: refactor CSV iteration

sv_binutils: allow excluding enum values

sv_binutils: update sv_extra naming

sv_binutils: fix selector names

sv_binutils: use ppc_opindex_t instead of unsigned char

sv_binutils: use BC instead of CRB

sv_binutils: fix enum name in C code

sv_binutils: follow binutils PPC indentation

sv_binutils: make C enums more readable

sv_binutils: rename opsel to opindex as in binutils

add preamble on reg field encoding

split out CR field encoding into function
add link to specification

add some code-comments to explain CR field svp64 EXTRA encoding

Revert "svp64.py: simplify CR sv_extra and field processing"

This reverts commit d56564910763a69f113615bedf94022da9457de5.

svp64.py: always put leading zeroes for prefix

svp64.py: simplify CR sv_extra and field processing

bit of a mess being sorted out
1) update to this page was inconsistent: now fixed
   https://libre-soc.org/openpower/sv/bitmanip/
2) power_decoder.py bitsel for minor_22.csv had been set to (1,5) which
   is *only four bits* (LSB0 numbering, python-style) 1 2 3 4
   where what was actually needed was (1,6) to be bits (MSB0) 26..30
3) when converting to "ignore" format (previous: 0b00000 new 000000-)
   and adding the extra bit, (2) messed things up.
   bitsel has now been set to (0,6) which is bits 0 1 2 3 4 5
   aka (MSB0) 26..31 and the four instructions setvl/svremap/svshap/svstep
   set to 10011- and 011001 etc. as appropriate
4) the minor_22.csv entries for both svshape and svremap were set to
   Rc=1 mode which is NOT correct

astoundingly the unit tests all functioned correctly despite the above
errors.  now all corrected, unit test test_caller_setvl.py still functions

temporarily revert opcode changes

b9ffa13 isatables/minor_22.csv: reflect a new XO bit
0e87485 power_decoder: reflect a new XO bit
e5564ad svp64.py: sync remap opcode
c968dab svp64.py: sync svshape opcode

isatables/minor_22.csv: reflect a new XO bit

power_decoder: reflect a new XO bit

svp64.py: sync remap opcode

svp64.py: sync svshape opcode

add BM-Form and CRB-Form for bitmanip

add to VA-Form, alter XO on SVM and SVRM Form

add VA2-Form for Bitmanip ops [DRAFT]