Changed supervisor mode

- initial PC is 0x2000
- PCRs renumbered
- clearing IPIs now requires a write to a different PCR
- IRQs are each given their own cause #

Fixed tight coupling of host and target page size

changed page size to 8KB

Merge branch 'master' of github.com:ucb-bar/riscv-isa-sim

fix vf

yunsup made this fix..ask him

don't forget to commit configure after autoconf!

added #include <stdlib.h> to get rid of errors building with gcc-4.4 on ubuntu

bugfix to riscv.ac

fixes to make disassembly work under macos (with macports binutils installed)

Builds and runs on Mac OS 10.6.7

post-repo-split cleanup

temporary undoing of renaming

[sim] renamed to riscv-isa-run

[xcc] minor performance tweaks

[xcc] fixed simulator build time

[xcc] tlb now stores host addresses

[xcc] cleaned up mmu code

[xcc] fix configure scripts

[xcc] instructions now set PC explicitly

[sim, opcodes] made sim more decoupled from opcodes

[sim] fix writeback after ipi clearing

[sim] add ability to clear IPIs

[sim] fault on failed addr translations

previously, a bad PTE would segfault the simulator, rather than sending
the fault to the OS.

[sim] minor sim cleanup

[sim,opcodes] improved sim build and run performance

[fesvr,xcc,sim] fixed multicore sim for akaros

[sim,xcc] add rdcycle/rdtime/rdinstret

[sim] more fp<->int fixes

[sim] more fp conversion bugs fixed

[sim] change default hwvl

[sim] vlen calc reflects the hardware

[sim] fixed fcvt rounding bugs

[opcodes,pk,sim] add more vector traps (for #banks, illegal instructions)

[sim,pk] cleanups & initial virtual memory support

[sim,xcc] change cond. mov inst format, add implementation

[opcodes,pk,sim,xcc] resolve a conflict

[libs,opcodes,pk,sim,xcc] add mov*,fmov*, shuffle vec insts

[sim] initial support for virtual memory

[sim] stubs for perfctr instructions

tweaked encoding of rdcycle & cousins

[sim] fixed building sim without cache simulators

[sim] hacked in a dcache simulator

[xcc,sim,opcodes] added c.addiw

[xcc,sim,opcodes] added more RVC instructions

[sim] fixed divw/remw crashing simulator

[xcc,sim] rv64 'w' instruction semantics changed

they no longer require their inputs to be canonicalized 32b values, so
this speeds up mixed int/long code sequences.

[xcc,sim,opcodes] added rvc conditional branches

[sim] removed undefined behavior for non-canonical inputs

[sim] added "str" debug command

it prints the c string starting at the specified memory address.

[sim] fixed jalr immediate bug

[sim] added icache simulator (disabled by default)

[xcc,pk,sim] added privileged cflush instruction

[xcc,sim] fixed RM field

[xcc,sim] rvc loads and stores

[sim,pk] fixed minor pk bugs and trap codes

[sim] fixed FSR exception field bug

[xcc,sim,opcodes] more rvc instructions and bug fixes

[sim] add disable option for vector

[sim] set SR_EV for uts

[sim] add vector traps to vector instructions

[sim] add vt stuff

[xcc, sim] added rvc insn c.li; misc fixes

[sim,pk] reorganized status register

[xcc,pk,sim,opcodes] added first RVC instruction

[sim] fixed multiply-high in rv32

[pk,sim] fixed parse-opcodes bug

was causing spurious illegal instruction traps

[opcodes,pk,sim,xcc] fix utidx - add rd

[opcodes,pk,sim,xcc] fix vector mem instruction format, add vector seg mem instructions

[opcodes,pk,sim,xcc] add leftover vector instructions (vf, etc.)

[opcodes,pk,sim,xcc] add vector mem instructions

[opcodes,pk,sim,xcc] add stop,utidx instructions

[opcodes,pk,sim,xcc] add fence instructions for vector unit

[xcc] fixed bug in amo{maxu,minu}.w

[opcodes] minor opcode changes

[sim,pk,xcc,opcodes] removed fminmag/fmaxmag

[xcc,pk,opcodes,sim] updated encoding/insn names

[sim] LWU now illegal in RV32

[xcc,sim] branches are pc-relative (not pc+4) again

[xcc,opcodes,pk,sim] krste's re-renaming spree

[xcc,sim,opcodes] removed mtflh/mffl/mffh

in rv32 these will be replaced with loads and stores.

[sim,pk] added interrupt-pending field to cause reg

[sim,xcc,opcodes] added back mtflh.d

[opcodes,pk,sim,xcc] synci now bombs whole icache

[xcc,opcodes,pk,sim] cleanup to FP ISA

- Added 5th rounding mode
- Removed MFCR/MTCR in favor of MFFSR/MTFSR (it was the only CR...)
- merged MTF.D with MTFLH.D; operation depends on RV32/RV64 mode
- made MFFL.D and MFFH.D illegal in RV64

[sim] added nearest/ties to max magnitude rounding mode

[sim] changed divide-by-0 semantics

now it always gives -1, no matter the signedness.

[sim,opcodes] add mulhsu instruction

[opcodes,pk,sim,xcc] great renumbering of 2011, part deux

[sim, pk, xcc, opcodes] great instruction renaming of 2011

[opcodes, sim, xcc] made *w insns illegal in RV32

now generic variants behave differently in RV32 and RV64.

[opcodes, pk, sim, xcc] removed nor, normalized macros to addi

[sim] fix jalr bug

[opcodes,pk,sim,xcc] flip fields to favor little endian

[sim] fixed some compiler warnings

[sim] cleaned up handling of link register

[sim] handle integer division overflow

Behavior is now same as GCC's optimizer.  Previously, we just crashed :)

[opcodes, pk, sim, xcc] Tweaked FP encoding

[opcodes] generate latex and verilog correctly

[pk] various PK cleanups/speedups