platforms/kc705: add automatic clk200 constraint

platforms/kc705: use XC3SProg

platforms/kc705: use Vivado by default

mibuild/programmer: fix XC3SProg init

mibuild/generic_platform: add recursive parameter to add_source_dir

genlib/fifo: use synchronous memory read instead of additional register

The latter causes problems with InsertReset

mibuild: move programmer to mibuild and create programmer directly in platforms

kc705/ddram: use lighter pin syntax

mibuild/xilinx_vivado: allow sharing Misc constraints with ISE: example: ISE: DIFF_TERM=True VIVADO: set property DIFF_TERM TRUE

kc705: add ddram pins

mibuild.xilinx_vivado: support settingsXX.sh

* in the process refactor the version search, the architecture bit width
 detection, the settings search and all also for xilinx_ise
* use distutils.version.StrictVersion

migen.fhdl.structure: add Signal.like(other)

This is a convenience method. Signal(flen(other)) is used frequently but that
drops the signedness. Signal((other.nbits, other.signed)) would be correct but
is long.

migen/sim/generic: use kwargs to pass parameters to icarus.Runner

flow.plumbing: spelling

flow.plumbing: make argument order consistent

genlib/SyncFIFO: remove flush signal (use InsertReset instead)

mibuild/platforms: add APF27 and APF51 Armadeus platforms

mibuild/generic_platform.py: adding ability to use void pins (none fpga pin) for connectors

Signed-off-by: Fabien Marteau <fabien.marteau@armadeus.com>

Merge branch 'master' of github.com:m-labs/migen

mibuild/xilinx_vivado.py: add set property to misc constraint

Merge branch 'master' of github.com:m-labs/migen

fsm: set reset_state as default state

mibuild: use SimpleCRG instead of CRG_SE, remove period parameter for CRG_DS, clean up platforms

fifo: add support for depth=2

migen/bank/description: add reset parameter to CSRStatus

kc705: use string default arg

initial Vivado support

mibuild/platforms: use add_period_constraint

mibuild: expose add_period_constraint (easier to use for simple designs than vendor specific code)

mibuild/altera_quartus: use default gui command line parameters (enable pll constraints propagation) and remove deprecated methods

mibuild: remove useless 'reduce_control_sets auto'

wishbone2lasmi: fix wordbits computation

de0nano: call sdram mask dm, not dqm (follow other platforms and gensdrphy)

fhdl: forbid zero-length signals

wishbone2lasmi: support lasmim data_width < wishbone data_width

mibuild: force shell script generation to unix format (will be executed with cygwin's bash on windows)

mibuild/altera_quartus: enforce use of SystemVerilog in Quartus (Verilog does not support global parameters)

sim: use (mandatory) ncycles when starting a simulation with no active functions

mibuild: add bitstream_ext parameter to platforms

mibuild/altera_quartus: set top_level_entity

mibuild/altera_quartus: add support for verilog include

test/SyncFIFOCase: better test bench termination

mibuild/xilinx_ise: move overwrite option to default options

mibuild/xilinx: make par and map options configurable

genlib/fifo: add SyncFIFOClassic and SyncFIFOBuffered

test/test_cordic: fix for new Simulation API

test/support: fix default ncycles

genlib/coding: gracefully handle flen(i) < 2

bus/csr: new simulation api

genlib/fifo: add flush, expose level in SyncFIFO

AsyncFIFO would need versions of flush and level in each clock domain
plus some handshaking on double flush.

Signed-off-by: Robert Jordens <jordens@gmail.com>

mibuild/generic_platform: fix default value for connectors

mibuild/platforms/papilio_pro: add expansion connectors

mibuild: support for expansion connectors

Update doc with new simulation API

fix SimActor TB terminations

Add 'passive' simulation functions that are not taken into account while determining when to stop the simulator

New simulation API

bank/eventmanager: add SharedIRQ

migen/fhdl/tools: speed up group_by_targets (halves the mixxeo runtime)

platforms/rhino: add GPMC wait pin

fhdl/simplify/FullMemoryWE: fix WE slice for multi-port mems

add support for Verilog include paths

fhdl/simplify: add FullMemoryWE decorator that splits memories to remove partial WEs

utils/misc: add gcd_multiple function to compute GCD or any number of integers

specials/Memory: allow for more flexibility in memory port signals

fhdl/verilog: fix representation of negative integers

Give the explicit two's complement representation for the given bit width.

This results in less readable code compared to using unary minus,
but fixes a bug when trying to represent the most negative integer.

migen/test/test_signed: add a (currently failing) signed comparison testcase

migen/fhdl/bitcontainer: fix signed arrays (map is an iterator)

mibuild/xilinx_ise: use ngdbuild_opt also for xst case

mibuild/xilinx_ise: add support for custom tools and options

usrp_b100 platform

add zedboard platform

add initial ztex_115d platform

lx9 fixups

fhdl.size: rename to bitcontainer

migen.fhdl.size: verify fslice for negative values

migen.fhdl.structure: have Cat() flat_iteration-ize its arguments

migen.fhdl.tools: move flat_iteration to migen.util.misc as tools imports other things

migen.fhdl.size: add fiter(), fslice(), and freversed()

do not overload __len__, __iter__, __reversed__ as not all valid
expressions (ints and bools) have them. furthermore len([]) is and
should be different from flen([]) (the later raises an error). keep
__getitem__ as an exception that proves the rule ;)

genlib/divider: fix diff computation

examples/sim/cordic_err: fix rms_err function name

examples/cordic/cordic_impl: do not fail if build dir does not exist

genlib/sort: add bitonic, combinatorial sorter

complete with with api documentation and unittests

examples/cordic: scripted exploration of parameters space

genlib/cordic: cleanup, documentation, unittests

migen/test: if SimCase is a TestCase, it's run in every module that imports it

migen/test/support: allow easy re-setUp of the testbench with different parameters

mibuild: use keyword arguments directly in build_cmdline

mibuild: add support for Yosys

doc/index.rst: drop index and table chapter, index and search are also generated without

setup.py: update repository address

genlib/coding: add docstrings, add it to api doc

genlib/coding, test/test_coding: unittests

test/test_fifo: do not use relative import

This way the test can simply be run with:
 python -m unittest test_fifo.py

test/test_fifo, genlib/fifo: move test to unittest

migen/test: start unittests

sim: use Simulator as a contextmanager

__del__ garbage collector callbacks are too delicate.  E.g. imported
modules can be garbage collected before the objects using them. Can't
use os.remove, socket.SHUT_RDWR...

* added a DeprecationWarning if a Simulator is garbage collected without
having its .close() called
* renamed all gc __del__ callbacks to close()
* implemented context manager hooks for Simulator. Use like

   with Simulator(TestBench()) as s:
       s.run()

doc/api, index: add fhdl.structure, add index/search

genindex is needed to generate links between members and search is
useful for the html docs.

fhdl/structure: clarify usage restrictions of LHS Cat

doc/conf.py: no modindex, no numpydoc warnings

* do not generate boring modindex for html and latex outputs
* numpydoc_show_class_members=False, to skip undocumented methods
  https://github.com/phn/pytpm/issues/3#issuecomment-12133978