abc9_ops: cleanup; -prep_dff -> -prep_dff_submod

abc9_ops: add -prep_bypass for auto bypass boxes; refactor

Eliminate need for abc9_{,un}map.v in xilinx
-prep_dff_{hier,unmap} -> -prep_hier

abc9_ops: -reintegrate to handle $_FF_; cleanup

xaiger: no longer use nonstandard even/odd to designate +ve/-ve polarity

aiger: -xaiger to return $_FF_ flops

abc9: not enough to techmap_fail on (* init=1 *), hide them using $__

abc9: test to use box file instead of auto

abc9: restore selected_modules()

synth_*: no need to explicitly read +/abc9_model.v

Revert "Merge pull request #1917 from YosysHQ/eddie/abc9_delay_check"

This reverts commit 759283fa65b1195ebe3a5bc6890ec622febca0eb, reversing
changes made to f41c7ccfff4bf104c646ca4b85e079a0f91c9151.

abc9: add flop boxes to basic $_DFF_P_ and $_DFF_N_ too

kernel: TimingInfo to clamp -ve setup/edge-sensitive delays to zero

abc9_ops: -prep_dff_map to error if async flop found

Uncomment negative setup times; clamp to zero for connectivity

abc9: remove redundant wbflip

xaiger: always sort input/output bits by port id

redundant for normal design, but necessary for holes

abc9: generate $abc9_holes design instead of <name>$holes

abc9_ops: more robust

abc9: suppress warnings when no compatible + used flop boxes formed

xilinx: update abc9_dff tests

xilinx: remove no-longer-relevant test

aiger/xaiger: use odd for negedge clk, even for posedge

Since abc9 doesn't like negative mergeability values

abc9: cleanup

Revert "ecp5: replace ecp5_ffinit with techmap rules + dff2dffs -match-init"

This reverts commit 8c702b6cc0221a00021a3e4661c883bb591c924b.

abc9_ops: -prep_dff_map to check $_DFF_[NP]_.Q drives module output

abc9_ops: do away with '$abc9_cells' selection

abc9_ops: use new 'design -delete' and 'select -unset'

ecp5: (* abc9_flop *) gated behind YOSYS

submod: revert accidental change

Revert "Merge branch 'eddie/kernel_makeblackbox' into eddie/abc9_auto_dff"

This reverts commit e08497c7c9d8a6f7a3eccddf2149c45d9ecff207, reversing
changes made to e366fd55122236a21c6daee6765724add840a1f9.

xaiger: update help text

ecp5: add synth_ecp5 -dff to work with -abc9

abc9_ops: -prep_dff_map to warn if no specify cells

ice40: synth_ice40 cleanup

ecp5: replace ecp5_ffinit with techmap rules + dff2dffs -match-init

kernel: Module::makeblackbox() to clear connections + delete wires last

ice40: add synth_ice40 -dff option, support with -abc9

ice40: split out cells_map.v into ff_map.v

abc9_ops: -prep_dff_map to cope with plain $_DFF_[NP]_ flops

synth_xilinx: rename dff_mode -> dff

xaiger: do not treat (* init=1'bx *) as 1'b0

abc9: cleanup

abc9_ops: do not use (* abc9_init *)

aiger: -xaiger to parse initial state back into (* init *) on Q wire

xaiger: when -dff use (* init *) for initial state

abc9_ops: add 'dff' label for auto handling of (* abc9_flop *) boxes

abc9: fix behaviour and help for -box option

aiger: -xaiger to read $_DFF_[NP]_ back with new clocks created

according to mergeability class, and init state as cell attr

xaiger: output $_DFF_[NP]_ with mergeability if -dff option

Merge pull request #2045 from YosysHQ/eddie/fix2042

verilog: error if no direction given for task arguments, default to input in SV mode

Merge pull request #2052 from YosysHQ/claire/verific_memfix

Add support for non-power-of-two mem chunks in verific importer

Merge pull request #2050 from YosysHQ/eddie/opt_clean_fixes

opt_clean: remove (* init *) regardless of -purge, remove (* init *) when consistent with sigmap, clean to behave identically

Merge pull request #2027 from YosysHQ/eddie/verilog_neg_upto

 ast: swap range regardless of range_left >= 0

test: add another testcase as per @nakengelhardt

Add support for non-power-of-two mem chunks in verific importer

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

opt_clean: improve warning message

opt_clean: add init test

opt_clean: rminit without -purge; also remove if consistent with const..

warn otherwise

opt_clean: really make 'clean' identical to 'opt_clean' by rminit too

verilog: default to input in sv mode if task/func has no dir ...

otherwise error

tests: update/extend task argument tests

ice40: fix ICESTORM_LC process sensitivity

ice40: fix whitespace

ecp5: Add missing SERDES parameters

Signed-off-by: David Shah <dave@ds0.me>

verilog: error out when non-ANSI task/func arguments

tests: add #2042 testcase

Setup tests/verilog properly

Merge pull request #2038 from nakengelhardt/no-libdir-flag

Remove yosys libdir from LDFLAGS (and fix a typo)

Fix clang compiler warning

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

Merge pull request #2022 from Xiretza/fallthroughs

Avoid switch fall-through warnings

intel_alm: direct LUTRAM cell instantiation

By instantiating the LUTRAM cell directly, we avoid a trip through
altsyncram, which speeds up Quartus synthesis time. This also gives
a little more flexibility, as Yosys can build RAMs out of individual
32x1 LUTRAM cells.

While working on this, I discovered that the mem_init0 parameter of
<family>_mlab_cell gets ignored by Quartus.

Remove yosys libdir from LDFLAGS (and fix a typo)

Merge pull request #2005 from YosysHQ/claire/fix1990

Add "nowrshmsk" attribute, fix shift-and-mask bit slice write for signed offset

Merge pull request #2034 from YosysHQ/eddie/abc_remote

Makefile: git fetch $(ABCURL) explicitly for local ABC checkout

Reorder cases to avoid fall-through warning

log_assert(false) never returns and thus can't fall through, but gcc
doesn't seem to think that far. Making it the last case avoids the
problem entirely.

Add YS_FALLTHROUGH macro to mark case fall-through

C++17 introduced [[fallthrough]], GCC and clang had their own vendored
attributes before that. MSVC doesn't seem to have such a warning at all.

Makefile: git fetch all commits from $(ABCURL) repo

Merge pull request #2028 from zachjs/master

verilog: allow null gen-if then block

verilog: allow null gen-if then block

techlibs/common: more robustness when *_WIDTH = 0

Merge pull request #2025 from YosysHQ/eddie/frontend_cleanup

frontend: cleanup to use more ID::*, more dict<> instead of map<>

Merge pull request #2012 from whitequark/fix-wasi-abc-build

Fix WASI builds with abc enabled

Merge pull request #2026 from YosysHQ/eddie/scratchpad_abc9_W

synth_ice40/ecp5/xilinx: allow abc9.W to be overridden via scratchpad

Merge pull request #2024 from YosysHQ/eddie/primitive_src

verilog: set src attribute for primitives

Merge pull request #2023 from YosysHQ/eddie/specify_src

verilog: fix specify src attribute

ast: swap range regardless of range_left >= 0

test: add failing test

synth_ice40/ecp5/xilinx: allow abc9.W to be overridden via scratchpad

verilog: fix specify src attribute

frontend: cleanup to use more ID::*, more dict<> instead of map<>

verilog: set src attribute for primitives

tests: add tests for primitives' src

Merge pull request #1996 from boqwxp/rtlil_source_locations

frontend: Include complete source location instead of just `location.first_line` in `frontends/ast/genrtlil.cc`.

Merge pull request #2000 from whitequark/log_error-trap

kernel: Trap in `log_error()` when a debugger is attached

kernel: Trap in `log_error()` when a debugger is attached.

The workflow of debugging fatal pass errors in Yosys is flawed in
three ways:
 1. Running Yosys under a debugger is sufficient for the debugger
    to catch some fatal errors (segfaults, aborts, STL exceptions)
    but not others (`log_error()`, `log_cmd_error()`). This is
    neither obvious nor easy to remember.
 2. To catch Yosys-specific fatal errors, it is necessary to set
    a breakpoint at `logv_error_with_prefix()`, or at least,
    `logv_error()`. This is neither obvious nor easy to remember,
    and GDB's autocomplete takes many seconds to suggest function
    names due to the large amount of symbols in Yosys.
 3. If a breakpoint is not set and Yosys encounters with such
    a fatal error, the process terminates. When debugging a crash
    that takes a long time to reproduce (or a nondeterministic crash)
    this can waste a significant amount of time.

To solve this problem, add a macro `YS_DEBUGTRAP` that acts as a hard
breakpoint (if available), and a macro `YS_DEBUGTRAP_IF_DEBUGGING`
that acts as a hard breakpoint only if debugger is present.

Then, use `YS_DEBUGTRAP_IF_DEBUGGING` in `logv_error_with_prefix()`
to obviate the need for a breakpoint on nearly every platform.

Co-Authored-By: Alberto Gonzalez <boqwxp@airmail.cc>

Merge pull request #2014 from YosysHQ/claire/fixoptalu

Fix the other "opt_expr -fine" bug introduced in 213a89558

test: add test for #2014

Merge pull request #2013 from YosysHQ/eddie/aiger_fixes

 aiger: fixes for ports that have start_offset != 0

Fix the other "opt_expr -fine" bug introduced in 213a89558

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

Fix the other "opt_expr -fine" bug introduced in 213a89558

Signed-off-by: Claire Wolf <claire@symbioticeda.com>