soc/interconnect/csr: add initial field support

build/openocd: add set_qe parameter to flash

QE bit is not set on blank SPI flashes and need to be set when SPI X4 is enabled in the bistream to load the FPGA.

tools/litex_term/upload: bufferize only chunks of the file instead of the entire file to speedup upload when used on embedded devices (RPI for example)

soc/integration/cpu_interface: don't raise OSError if we are not going to compile software and compilation toolchain is not found

soc/integration/builder: call do_exit with vns when build is done.

Merge branch 'master' of github.com/enjoy-digital/litex

soc/itnegration: update litedram

Merge pull request #255 from sergachev/fix-crc32

fix crc32

fix crc32

interconnect/wishbone: add FlipFlop to allow UpConverter to be used

Note: a test should be added for Converter and DownConverter/UpConverter should be cleaned up

build/openocd: add stream method for JTAG UART

soc_core: add JTAG UART support (uart_name="jtag_uart)

soc/cores/jtag: add Xilinx JTAG TAPs support and simple JTAG PHY (can be used for JTAG UART)

soc_zynq: fix indent

soc_zynq: fix typo

soc/interconnect/stream: add Monitor module

Generic module to monitor endpoints activity: tokens/overflows/underflows that
can be plugged on a endpoint. Can be useful for various purpose:
- endpoint bandwidth calculation.
- underflows/overflows detection.
- etc...

Merge pull request #254 from mithro/crc-smaller

Add @xobs' smaller CRC version

Use `SMALL_CRC` to enable smaller CRC versions.

@xobs created a smaller code size version of the CRC functions. Enable
these if someone uses the `SMALL_CRC` define.

Remove extra whitespace.

libbase: crc16: commit smaller version of crc16

Signed-off-by: Sean Cross <sean@xobs.io>

libbase: crc32: add smaller version

Signed-off-by: Sean Cross <sean@xobs.io>

Merge pull request #252 from mithro/only-change-on-contents

Only write file if contents will change.

Only write file if contents will change.

soc/cores: simplify JTAGAtlantic (only keep alt_jtag_atlantic instance), move to jtag and allow selecting it as uart with uart_name"jtag_atlantic"

Merge pull request #251 from micro-FPGA/master

atlantic JTAG UART working module

Create atlantic.py

atlantic JTAG uart for Intel FPGA's, working and tested on Intel C10LP EK

core/spi: add minimal SPISlave

gen/fhdl/verilog: allow single element verilog inline attribute

targets/nexys_video: generate clk100

software/bios: switch to standard CRLF

Avoid setting terminal to "implicit CR in every LF" mode.

tools/litex_term: add automatic check to see if we need to insert LF or not

bios/tools: allow disabling CRC check on serialboot (to speedup debug/loading large images when only serial is available)

tools/litex_term: add sdl_payload_length

litex_setup: add litex-boards

Merge pull request #246 from gsomlo/gls-native-rv64

software: use native toolchain for same host, target architectures

software: use native toolchain for same host, target architectures

LiteX rightfully assumes that most often the target software must
be cross-compiled from an x86 host platform. However, LiteX can be
also built on a 'linux-riscv64' platform (e.g. Fedora's riscv64
port), where the software for riscv64 targets should be compiled
using the native toolchain.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

Merge pull request #244 from atommann/master

changing http to https

changing http to https

Merge pull request #2 from enjoy-digital/master

update with hyperram and other changes

soc/core: simplify/cleanup HyperRAM core
- rename core to hyperbus.
- change layout (cs_n with variable length instead of cs0_n, cs1_n).
- use DifferentialOutput when differential clock is used.
- add test (python3 -m unittest test.test_hyperbus).

Usage example:
from litex.soc.cores.hyperbus import HyperRAM
self.submodules.hyperram = HyperRAM(platform.request("hyperram"))
self.add_wb_slave(mem_decoder(self.mem_map["hyperram"]), self.hyperram.bus)
self.add_memory_region("hyperram", self.mem_map["hyperram"], 8*1024*1024)

libero enable enhanced constraints

Libero 12.0 does not support any more classic constraint flow

soc/cores: add initial simple hyperram core

build/altera/quartus: add add_ip method to use Quartus QSYS files

platform.add_ip("my_ip.qsys")

cpu_interface: add json csr map export, simplify csv csr map export using json

bios/sdram: set init done after memtest (for standalone LiteDRAM controllers)

build/xilinx/vivado: use "" for strings

build/xilinx/vivado: remove with_phys_opt

Merge pull request #243 from sergachev/master

build/xilinx/vivado: improve directive support

Merge pull request #241 from railnova/zynq

[fix] prevent Vivado from inferring DSP48 in AXIBurst2Beat

build/xilinx/vivado: improve directive support

[fix] prevent Vivado from inferring DSP48 in AXIBurst2Beat

cores/spi_flash/S7SPIFlash: make cs_n optional in pads (when driven externally)

Merge pull request #240 from danielkucera/patch-1

more understandable error when missing a memory

more understandable error when missing a memory

Update .gitmodules

http to https

Merge pull request #235 from gsomlo/gls-trellis-yosys-opt

build/lattice/trellis: use additional yosys optimization flags

build/lattice/trellis: use abc9 techmapping pass with yosys

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

software/libbase/mdio: set data before clock, revert two cycle turnaround and test with different phys

cores/cpu: add riscv-none-embed toolchain support to riscv32 cpus

software/libase/mdio: cleanup and reduce raw_turnaround by 1 cycle

cores/clock/S7PLL: fix -1/-3 speedgrade vco max freq swap

software/bios: add Ethernet PHY MDIO read/write/dump commands

altera/common: fix AsyncResetSynchronizer polarity and simplify

build/xilinx/common: improve presentation

microsemi/common: improve presentation

build/altera/common: improve presentation

platforms/default_clk_period: use 1e9/freq

targets/minispartan6/crg: only keep S6PLL code

cores/clock: juse use 1e9/freq instead of period_ns

cores/clock/s6pll: add phase support

cores/clock/xilinx: change clkfbout_mult loop order to select highest vco_freq

litex_term: make sure to unconfigure console when board is unplugged

soc/integration/builder: -x

cores: -x on spi.py

wishbone/SRAM: make read_only emited verilog code compatible with all tools

Quartus was not able to implement ROM correctly, see #228

soc/cores/uart: add FT245 FIFO mode support (sync & async)

build/altera/quartus: use .bat on win32/cygwin

build/xilinx/vivado: change severity of Common 17-55 critical warning to warning

cores/pwm: remove default CSR reset values.

soc: generate git header and show migen/litex git sha1 in bios

Merge pull request #223 from sergachev/master

support vivado incremental implementation

support vivado incremental implementation

Merge pull request #222 from antmicro/bump_vexriscv

cpu/vexriscv: bump submodule

cpu/vexriscv: bump submodule

bios/sdram: fix compilation warning

test/test_axi: remove use of rand_wait, rename rand_level to random

soc_core: round memory regions size/length to next power of 2 (if not already a power of 2)

Merge pull request #221 from antmicro/bump_vexriscv

cpu/vexriscv: bump submodule

cpu/vexriscv: bump submodule

bios/boot: fix default EMULATOR_RAM_BASE

cores/clock: cleanup

cores/clock: add initial iCE40 support

cores/spi_flash/add_clk_primitive: return if clk primitive is not needed

bios/boot: define EMULATOR_RAM_BASE if not defined, add KERNEL_IMAGE_RAM_OFFSET

soc_core: fix cpu_variant definition

bios/boot: fix booting rework

- keep emulator.bin in a specific ram (for now)
- print message when falling back to boot.bin
- print destination on tftp download (to ease debug)

soc_core: fix cpu_variant config (we don't want the extension)

Merge pull request #216 from antmicro/booting_vexriscv_linux

Rework booting Linux on VexRiscv

cores/spi_flash: add SpiFlashCommon and use it to add clk primitives (7-Series/ECP5 support for now)

platforms/versa_ecp5: add spiflash pads