Adding support for programming with FPGALink

Steps for getting it set up.

 * Get libfpgalink dependencies
   sudo apt-get install \
      build-essential libreadline-dev libusb-1.0-0-dev python-yaml

 * Build libfpgalink
   wget -qO- http://tiny.cc/msbil | tar zxf -
   cd makestuff; ./scripts/msget.sh makestuff/common
   cd libs; ../scripts/msget.sh libfpgalink
   cd libfpgalink; make deps

 * Convert libfpgalink to python3
   wget -O - http://www.swaton.ukfsn.org/bin/2to3.tar.gz | tar zxf -
   cd examples/python
   cp fpgalink2.py fpgalink3.py
   ../../2to3/2to3 fpgalink3.py | patch fpgalink3.py

 * Set your path's correctly.

   export LD_LIBRARY_PATH=$(pwd)/libfpgalink/lin.x64/rel:$LD_LIBRARY_PATH
   export PYTHON_PATH=$(pwd)/libfpgalink/examples/python:$PYTHON_PATH

mibuild/xilinx: Adding programming with the Digilent Adept tools

mibuild/xilinx: Xilinx's FPGAs do not necessary share the same primitives: add xilinx_s7_special_overrides and specific XilinxDDROutputS7 implementation

Fix DDROutput implementation on spartan6 (tested with LiteETH's GMII phy)

travis: use use-local for conda install

http://conda.pydata.org/docs/build_tutorials/pkgs.html

Remove self.programmer references in Mercury, as mercury programmer is not implemented.

Add Mercury dev board to mibuild (micro-nova.com/mercury/)

Merge pull request #21 from psmears/patch-1

Minor improvements to wording

fhdl/specials: add Keep SynthesisDirective

bus/wishbone: remove size CSR from Cache (L2 size will be reported to the software as a constant)

mibuild/xilinx/ise: fix source and set source to False by default on Windows (tools supposed to be in the PATH)

mibuild/xilinx/ise: simplify default_ise_path

Xilinx Platforms now use cmd.exe on Windows instead of bash to run scripts
(remove MSYS dependency)

Minor improvements to wording

wishbone: add Cache (from WB2LASMI)

pipistrello: fix FPGA speed grade

migen/bus/wishbone: add UpConverter and Converter wrapper (also rewrite DownConverter)

migen/genlib/fsm: fix delayed_enter when delay is negative (can happen when delay is generated from others parameters)

genlib/cdc: add BusSynchronizer

setup.py: valid version number (fixes issue #12)

fhdl/verilog: add reserved keywords

migen/genlib/record: add leave_out parameter to connect

Modules doing dataflow adaptation often need to connect most of the signals between endpoints except the one concerned by the adaptation.
This new parameter ease that by avoid manual connection of all signals.

example of instance usage

vpi: avoid some code duplication between windows and linux

migen/actorlib/spi: apply missing CSR renaming

vpi: cleanup (thanks sb)

vpi: fix and simplify windows simulation (ends of msg were ignored)

Merge branch 'master' of https://github.com/m-labs/migen

migen/genlib/misc: replace Timeout with WaitTimer from artiq

travis: install conda dependencies after activating the virtual env

travis: get-anaconda.sh does not take args anymore

Windows simulation support

ise: move -user_new_parser to xst_opt

mibuild/platforms/pipistrello: add _n suffix to usb fifo pins

mibuild/platforms/minispartan6: rename ftdi_fifo to usb_fifo and fix rd_n/wr_n swap

doc: remove cordic

add examples tests

migen/actorlib/packet: add Packetizer and Depacketizer

migen/genlib: avoid use of floating point in reverse_bytes

migen/actorlib: add packet.py to manage dataflow packets (Arbiter, Dispatcher, Header definitions, Buffer)

migen/actorlib/misc: add BufferizeEndpoints

BufferizeEndpoints provides an easy way improve timings of chained dataflow modules and avoid polluting code with internals buffers.

migen/genlib/misc: add reverse_bytes

Add a command line option (-use_new_parser yes) to Xilinx XST to force use of the newer parser for older FPGAs.

migen/test: for now desactivate test_generic_syntax (travis-ci's Verilator needs to be upgraded?)

migen/fhdl/verilog: _printheader/_printcomb, remove default value of arguments which are not used in internal functions. (thanks sb)

migen/fhdl: give explicit names to syntax specialization when asic_syntax is used

migen/test: rename asic_syntax to test_syntax and simplify

travis: add conda package generation and upload + build doc

Add conda recipe for Migen

doc: fix warnings during doc build

travis: install verilator

test: add test for asic_syntax

add Travis CI badge

fhdl/verilog: add flag to produce ASIC-friendly output

Fixing shadowing of global index function.

Fixes the following warnings;
```
cc -Wall -O2  -fPIC -Wall -Wshadow -g -O2 -fstack-protector --param=ssp-buffer-size=4 -Wformat -Wformat-security -I/usr/include/iverilog -c  -o ipc.o ipc.c
ipc.c: In function ‘ipc_receive’:
ipc.c:98:17: warning: declaration of ‘index’ shadows a global declaration [-Wshadow]
ipc.c:113:17: warning: declaration of ‘index’ shadows a global declaration [-Wshadow]
```

Fixes https://github.com/m-labs/migen/issues/14

mibuild/altera: cleanup

Revert "add I/O standard definitions to mibuild/altera"

This reverts commit a889b4106084cd781eb0faf2482a83acfea9700e.

add I/O standard definitions to mibuild/altera

add differential in/out support to mibuild/altera

some PEP8 cosmetic

platforms/kc705: add PCIe pins

mibuild: add support for libraries, move .replace("\\", "/") to generic_platform.py and execute it only on Windows machines.

We need to support libraries when Migen is used as a wrapper on large VHDL designs using libraries.

travis: disable email notification

travis: add IRC notification

Using a newer version of iverilog.

Makefile now uses iverilog-vpi

From `man iverilog-vpi`;
> iverilog-vpi is a tool to simplify the compilation of VPI modules for use
> with Icarus Verilog. It takes on the command line a list of C or C++ source
> files, and generates as output a linked VPI module.

Fixes https://github.com/m-labs/migen/issues/11

Adding .egg-info to the .gitignore

Adding simple travis-ci build.

Fixes https://github.com/m-labs/migen/issues/10

README: add link to online docs

Expanding the install instructions a little.

This is based on the discussion at https://github.com/m-labs/misoc/issues/6

revert fhdl/verilog: avoid reg initialization in printheader when reset is not an int. (sorry merge issue)

mibuild/lattice: adapt diamond to last Migen changes

global: more pep8
we will have to continue the work... volunteers are welcome :)

global: pep8 (E265)

global: pep8 (E261, E271)

global: pep8 (E225)

global: pep8 (E222)

global: pep8 (E401)

global: pep8 (E231)

global: pep8 (E302)

global: pep8 (replace tabs with spaces)

Merge branch 'master' of https://github.com/m-labs/migen

sim: fix to support ConvOutput

fhdl/verilog: avoid reg initialization in printheader when reset is not an int.

We should be able to reset a signal with the value of another one. Without this change it's not possible to do so since synthesis tools do not support initializing a signal from another one.

Add example of hamming generator and checker instances

--089e01294e809a874205133faa19
Content-Type: text/plain; charset=UTF-8

<div dir="ltr"><br></div>

strace_tailor: make more generic, cleanup

forgot other cordic files

introduce conversion output object (prevents file IO in FHDL backends)

mibuild/tools/write_to_file: use context manager

genlib: remove cordic (will live in pdq2)

decorators: remove deprecated semantics

decorators: fix stacklevel, export in std

decorators: fix ControlInserter

fhdl/visit: remove TransformModule

decorators: fix class/instance logic

fhdl/decorators: make the transform logic more idiomatic

* the transformers work on classes and instances.
  you can now do just do:

    @ResetInserter()
    @ClockDomainRenamer({"sys": "new"})
    class Foo(Module):
        pass

  or:

    a = ResetInserter()(FooModule())

* the old usage semantics still work
* the old DecorateModule is deprecated,
  ModuleDecorator has been refactored into ModuleTransformer
  (because it not only decorates things)

vivado: support phys_opt

vivado: add support for pre_synthesis_commands

vivado: make _build_files() a method and rename

mibuild: support multiple specifications of include file and sources

Merge branch 'master' of github.com:m-labs/migen