add DCT inner butterfly results test

"fix" fdmadd DCT mul-add-sub unit test with values that will
not cause rounding.  "good enough" for now

add sv.fdmadds unit test

add sv.fdmadds to SVP64Asm

add DCT mul-add to CSV and enums

add DCT variant of twin MUL-ADD.  actually an add and a MUL-SUB

add DCT butterfly mode into svremap

set up submodes for SVSHAPE, to include DCT butterfly yielders

split out 2nd dct outer butterfly scheduler

half way through converting in-place dct to yield unit test

add inner and outer yield version of DCT inner and out butterfly

copy of halfrev2 algorithm updated

simplification of halfrev2 algorithm (really neat)

add REMAP DCT yield schedule function, TODO

add hybrid LD-ST-bitreverse with REMAP as an experiment

corrections to SVP64 LD/ST unit tests

comments

create cos table independent, outside of the inner loops

cleanup

add iterative list-reversing algorithm, replace recursive variant.
actually really simple (to implement in hardware)

pre-reverse order of data indices in DCT so that *after* the inner
butterfly is done the data is in the correct order for the outer one.
this so that no data-swaps are needed

temporary reordering after the DCT schedule is carried out, this removes
the need for *data* swaps.

realised that SVSHAPE0-3 is not privileged

add inner sub-loop testing from svstep Rc=1

comments

comments

bit of a reorg, adding option to test end of inner loops of SVSTATE(s)
needed to pass the immediate to svstep as an option of which
SVSTATE0-3 to test

do in-place swap

annoying: missed out something in the unit test, not working yet

simplify DCT code

create coefficient table for DCT outside of loops

update comments

more comments

update comments and license

remove unneeded code

no need for len(j) > 1 test, half of 1 is zero which stops swap anyway

remove unneeded code

swap the indices rather than the data in DCT top half: bizarrely this works!

remove copy, use in-place with post-inner-loop swap

add experimental order-reversing code (commented out) to DCT

code comments

whitespace cleanup

move bit-reversing to before MULs in DCT

reverse bit-order of in-place outer DCT butterfly

finallygot the DCT outer butterfly correct

got cos intermediate working on iterative dct

experimenting to create iterative version of dct

use lists rather than list incomprehension

print out some debug statements in fastdctlee

whitespace

add naive dct, remove fft variant

add nayuki dct

working RADIX-2 FFT with bit-reversed LD/ST

add FP LOAD bit-reversed operations to ISACaller simulator

make a test for if size of FFT is less than 8, if so call a separate function
idea is to replace that function with assembler

add fsins and fcoss to simulator
WARNING: THESE ARE **NOT** APPROVED BY OPF ISA WG, CONSIDER TO BE DRAFT
in particular, they have had to be added to minor opcode 59 (alongside
fcfids) because there is not enough space to add them to "sandbox" 22

code clean-up, simplify, use float not double

add fft makefile

add nayuki project reference code
https://www.nayuki.io/page/free-small-fft-in-multiple-languages

use coincidence of svremap "persistence" to remove one more instruction
from FFT example

enable use of svremap "persist" mode, remove 4 instructions from FFT example

stop using MSR vfirst bit, move to SVSTATE bit 63 instead

add extra "persistence" bit to svremap instruction

big intrusive update: merge SVREMAP with SVSTATE, remove SVREMAP
this also involved creating an SVP64State class similar to the REMAPP
class (now removed).
unit tests had to be altered to the new API

use fmadds and fmsubs in complex fft example
reduces inner loop instruction count by 2

update SVSTATE to 64 bit length

subtract one from SVi field for setvl assembler
update all uses to match

change order of log printout for "writing gpr NN"

successful complex FFT butterfly, in-place, using Vertical-First SVP64

add a Discrete FFT butterfly unit test as an intermediary (incremental)
step towards full complex butterfly.

this test uses fp24 as an intermediary for storing the result of the
multiply, source from butterfly-scheduled operands.

that scalar reg is then used as a source in a butterfly-scheduled
twin +/- in-place ADD-SUB

minor reordering of setvl and svshape: svshape is now capable of setting VL

add svremap instruction into ISACaller
alter FFT and Matrix-Multiply SVP64 tests to use new svremap
generic redirect of any register to a SVSHAPE(0-3) rather than hard-coded

update svremap instruction to correctly store immediate args in SPR

whoops 0b00002 is not binary

add SVREMAP new Form / Fields and CSV entry

add SVREMAP SPR to ISACaller and parser

add SVREMAP SPR

add SVP64REMAP Record

rename SVP64REMAP to SVP64SHAPE

rename svremap to svshape

rename svremap to svshape

add scalar ffadds unit test

whoops forgot elif in SVP64Asm translation, detection of ffmadds overwritten

in scalar case do not increment RB for FFT mode

add sv.ffadds unit test, inversion of subtract needed in svfparith pseudocode

more generic allow fft mode 2nd output detection.  REALLY need a CSV Out2 column

add ffadds decoding:
- SVP64 trans manual creation of opcode with XO=0b01101
- add to power enums ISA list
- add to minor 59 and SVP64 CSV

add more generic detection of FFT mode, really needs to be a new column in CSV file for Out2

add (disabled) FFT complex unit test under development

corrections to remaining fft madd/msub

update comments

for scalar destination or scalar source on ffmadd, only offset by one

add svstep variant of fpmadds fft test

add "odd" SVP64 unit tests which alter SVSTATE

comments in unit test

add Vertical-First explicit branch-loop using svstep, with an sv.add. works!

end SVP64 "Vertical First" mode on rollover when end of svstep reached

add CR0 setting and unit test on svstep

whoops asmcode length (number of instructions) went over 256, caused
asmcode in simulator to "wrap" and get the wrong instruction name,
and then execute totally the wrong simulated instruction

test MSR.SVF bit set after setvl Vertical-First mode set