Add missing makefile dependence

This manifested as a spurious compile warning when using make -j.

Merge pull request #8 from arunthomas/dummy_rocc_test

dummy-rocc-test build fix

dummy-rocc-test build fix

Merge pull request #4 from arunthomas/custom_inst

Enable support for the four custom instructions

Enable support for the four custom instructions

* Update generated encoding.h (generated from riscv-opcodes)
* Add empty implementations for the custom instructions

Avoid some unused variable warnings

...and also save some space by not defining the register names in a header.

Avoid use of __int128_t

It is nonstandard, and GCC doesn't support it on 32-bit platforms. The
resulting code for MULH[[S]U] is crappier, but that doesn't really matter,
as these instructions are dynamically infrequent.

Merge pull request #2 from arunthomas/build_fix

Update riscv.ac to set CPPFLAGS with fesvr include path

Update riscv.ac to set CPPFLAGS with fesvr include path

Need to set CPPFLAGS in riscv.ac in addition to configure

now can build with clang
on os x, clang needs different flags than gcc to generate and use precompiled headers

Update configure to set CPPFLAGS instead of CFLAGS with fesvr include path.

Since we no longer are duplicating CFLAGS, ensure CPPFLAGS are set
correctly.

don't include same flags twice

clean up warnings from clang

Added PC histogram option.

  - Spits out all PCs (on 4B granularity) executed with count.
  - Requires a compile time configuration option.
  - Also requires a run-time flag.

Support uarch counters (degenerately)

fix typo in README

change README to markdown

added support for register convention names in debug mode

couple of more notes on debug mode

notes on using debug mode

Disallow access to FCSR when FP is disabled

Use precompiled headers to speed up compilation

Minor refactoring

Commit log now prints while interrupts are enabled.

   - Previous behavior was to print the commit log only in user code.

Only print commit log if instruction commits

Set status.u64 to true on boot

This isn't required by the ISA but it matches existing HW.

fix disassembly of bnez and friends

Merge branch 'tm'

Sync encoding in opcodes

Add ut_fclass_s/d hwacha (unused until encoding sync)

Support RV32 RDTIMEH/RDCYCLEH/RDINSTRETH

speed up compilation a bit

New FP encoding

Add fclass.{s|d} instructions

add hwacha vfmsv instructions

add extensions to riscv-dis for better disassembly

Renumber uarch CSRs into custom CSR space

Fix I$ simulator not making forward progress

Fix commit log when !debug

Revert to old AUIPC definition

Clear EVEC LSBs, which kindly prevents a segfault

Fix disassembly of JAL

commit missing definitions for uarch counters

Move half precision instructions, add vfmsv, vfmvv

Fix linking on Darwin

Disasm now translates xor x0,x0,x0 as a machine-generated bubble ("-").

  It is very convenient for pipeline trace viewing to differentiate
  between compiler NOPs and pipeline bubbles.

Force extension loaders to be linked in

Enable runtime loading of dynamic library with --extlib

Prefer libraries located in current directory

Eliminate hwacha <-> riscv circular dependence

We now split out the spike executable into another subproject,
which depends on both rocket and hwacha

Link subproject dynamic libraries correctly

Merge softfloat_riscv into softfloat

They really aren't independent libraries.

Require libdl for dynamic linking at runtime

Disassemble amoxor

Build and use shared libraries only

Build and use shared libraries

Handle CSR permissions correctly

Use auto-generated trap cause numbers

Merge branch 'confprec'

Conflicts:
hwacha/hwacha.mk.in

Initialize tohost and fromhost to zero

Surprising we got away without doing this for so long

Improve performance for branchy code

We now use a heavily unrolled loop as the software I$, which allows the
host machine's branch target prediction to associate target PCs with
unique-ish host PCs.

Speed things up quite a bit

New RDCYCLE encoding

Remove debug printf in vsetprec

Add vsetprec instruction prototype

Update to new privileged ISA

Merge branch 'master' of github.com:ucb-bar/riscv-isa-sim into HEAD

fix slli/slliw encoding bug

add accelerator disabled cause

correctly trap when SR_EA is disabled

Fix declaration of half-precision instructions

Re-add Hwacha header file

Implement "half-baked" half-precision instruction subset for Hwacha

Merge branch 'master' of github.com:ucb-bar/riscv-isa-sim into confprec

include stdexcept

Pass target machine's return code back to OS

Add missing fcvt opcodes through riscv-opcodes

clarify vxcptsave/vxctkill semantics

implement vxcptsave/vxcptrestore

clean up SR_EA, the enable accelerator bit in status reg

more hwacha supervisor stuff

refactor disassembler, and add hwacha disassembler

can't execute frsr/fssr on ut

or into control thread's fp exceptions

Add empty opcode header files for half-precision

* Update riscv/opcodes.h through the riscv-opcodes repository.

catch trap_illegal_instruction in hwacha

add hwacha exception support

fix custom-1 rocc encoding

fix maxvl calc logic

use reset virtual method

use uint32_t for vl

fix missing null check when there's no extension

revamp hwacha; now runs in physical mode

Propogate the reset call to the extensions as well. Add reset function to extensions (demonstration in dummy acc)

Fix bug where xs2 was not being properly respected.

commit configure script; new configure option --enable-commitlog

Added commit logging (--enable-commitlog). Also fixed disasm bug.

Use WRITE_RD/WRITE_FRD macros to write registers

Bye, CB

fixes compile bug for not being able to find std::logic_error