Merge remote-tracking branch 'origin/master' into xaig_arrival

Output "h" extension only if boxes

Revert "Fix omode which inserts an output if none exists (otherwise abc9 breaks)"

This reverts commit 8182cb9d91555d5be52abbfeeb5d22af05342d8a.

Add abc_arrival to SRL*

Fix omode which inserts an output if none exists (otherwise abc9 breaks)

Revert "Only xaig if GetSize(output_bits) > 0"

This reverts commit 7b646101e936cacd20938c20ddfbaa63ee268fb2.

Only xaig if GetSize(output_bits) > 0

Missing newline

Fix copy-paste typo

Oops

Merge branch 'eddie/fix_techmap' into xaig_arrival

Grammar

Add test

techmap -max_iter to apply to each module individually

techmap -max_iter to apply to each module individually

xilinx to use abc_map.v with -max_iter 1

ecp5: remove DPR16X4 from abc_unmap.v

ecp5 to use -max_iter 1

ecp5 to use abc_map.v and _unmap.v

Add (* abc_arrival=<int> *) doc

Add reference to FD* timing

Remove sequential extension

Remove SRL* delays from cells_sim.v

retime_mode -> dff_mode

LUTMUX -> LUTMUX6

Cleanup techmap in map_luts

Move `techmap abc_map.v` into map_luts

Remove delays from abc_map.v

Typo

Merge remote-tracking branch 'origin/master' into xaig_dff

Do not sigmap!

Deprecate `abc_scc_break` attribute

Wrap SRL{16,32} too

Wrap LUTRAMs in order to capture comb/seq behaviour

Minor refactor

Add LUTRAM delays

Fix use of {CLK,EN}_POLARITY, also add a FIXME

Remove mapping rules

Merge pull request #1209 from YosysHQ/eddie/synth_xilinx

[WIP] synth xilinx renaming, as per #1184

Remove -icells

Use abc_{map,unmap,model}.v

Merge remote-tracking branch 'origin/master' into xaig_dff

Merge pull request #1304 from YosysHQ/eddie/abc9_refactor

Refactor abc9 to use port attributes, not module attributes

Merge remote-tracking branch 'origin/master' into eddie/synth_xilinx

Merge pull request #1298 from YosysHQ/clifford/pmgen

Improvements in pmgen

Merge branch 'master' into clifford/pmgen

Add test case for real parameters

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1308 from jakobwenzel/real_params

Handle real values when deriving ast modules

Merge pull request #1309 from whitequark/proc_clean-fix-1268

proc_clean: fix order of switch insertion

Merge remote-tracking branch 'origin/master' into xaig_dff

Add arrival times for SRL outputs

Output i/o/h extensions even if no boxes or flops

Add BRAM arrival times

Remove debug

Add reference to source of Tclktoq timing

Add (* abc_arrival *) attribute

 Add 'abc_arrival' attribute for flop outputs

Update box timings

Move from cell attr to module attr

Fix typo

Fix typo

ID({A,B,Y}) -> ID::{A,B,Y} for opt_share.cc

Merge remote-tracking branch 'origin/master' into xaig_dff

Clarify with 'only'

Update doc

Unify abc_carry_{in,out} into abc_carry and use port dir, as @mithro

Use attributes instead of params

proc_clean: fix order of switch insertion.

Fixes #1268.

Set abc_flop and use it in toposort

Use %d

handle real values when deriving ast modules

Merge pull request #1306 from mmicko/gitignore_fix

Ignore all generated headers for pmgen pass

Add *.sv to tests/simple_abc9/.gitignore

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge branch 'master' of github.com:YosysHQ/yosys into clifford/pmgen

Merge pull request #1305 from YosysHQ/clifford/testfast

Speed up "make test" and related cleanups

Merge remote-tracking branch 'origin/master' into clifford/testfast

Removal of more `stat` calls from tests

Ignore all generated headers for pmgen pass

Merge pull request #1290 from YosysHQ/eddie/pr1266_again

Wrap SB_LUT+SB_CARRY into $__ICE40_CARRY_WRAPPER (retry)

Merge branch 'master' into eddie/pr1266_again

Merge pull request #1283 from YosysHQ/clifford/fix1255

Fix various NDEBUG compiler warnings

Merge pull request #1303 from YosysHQ/bogdanvuk/opt_share

Implement opt_share from @bogdanvuk

Merge pull request #1300 from YosysHQ/eddie/cleanup2

Use ID::{A,B,Y,keep,blackbox,whitebox} instead of ID()

Fix erroneous ifndef-NDEBUG in verific.cc

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Speed up "make test" and related cleanups

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add test for pmtest_test "reduce" demo pattern

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Refactor pmgen rollback mechanism

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Improvements in "test_pmgen -generate"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add pmgen "fallthrough" statement

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge branch 'eddie/abc9_refactor' into xaig_dff

Use ID()

Add doc for abc_* attributes

Update abc_* attr in ecp5 and ice40

Compute abc_scc_break and move CI/CO outside of each abc9

Attach abc_scc_break, abc_carry_{in,out} attr to ports not modules

Merge pull request #1250 from bwidawsk/master

techlibs/intel: Clean up Makefile

Use ID() macro

Add 'opt_share' to CHANGELOG

Add 'opt_share' to 'opt -full'

Merge https://github.com/bogdanvuk/yosys into bogdanvuk/opt_share