Added Frontend "+/" filename syntax for files from proc_share_dir

document "techmap -map %<design-name>"

Fixed bug in "read_verilog -ignore_redef"

Added RTLIL::SigSpec::to_sigbit_map()

Changed the AST genWidthRTLIL subst interface to use a std::map

Added sig.{replace,remove,extract} variants for std::{map,set} pattern

Fixed line numbers when using here-doc macros

Fixed handling of task outputs

Simplified $__arraymul techmap rule

Added module->ports

Refactoring of CellType class

RIP $safe_pmux

Some improvements in FSM mapping and recoding

Added "abc -D" for setting delay target

Updated ABC to 4935c2b946de

Added techmap support for actual lookahead carry unit

Preparations for lookahead ALU support in techmap.v

Filter ANSI escape sequences from ABC output

New interface for $__alu in techmap.v

Added support for non-standard """ macro bodies

Fixed handling of constant-true branches in proc_clean

Added test_verific mode to tests/fsm/generate.py

Fixed SigBit(RTLIL::Wire *wire) constructor

Fixed building verific bindings

Added multi-dim memory test (requires iverilog git head)

Another build fix by americanrouter (via reddit)

Fixed FSM mapping for multiple reset-like signals

Fixed "share" for complex scenarios with never-active cells

Do not share any $reduce_* cells (its complicated and not worth it anyways)

Some improvements in fsm_opt and fsm_map for FSM with unreachable states

Improved FSM tests

Another fsm_extract bugfix

Fixed "fsm -export"

Fixed sharing of reduce operator

Fixed fsm_extract for wreduced muxes

Added FSM test bench

Added "sat -prove-skip"

Fixed build with gcc-4.6

Use "-keepdc" in "miter -equiv -flatten"

Also allow "module foobar(input foo, output bar, ...);" syntax

Added adff2dff.v (for techmap -share_map)

Added AST_MULTIRANGE (arrays with more than 1 dimension)

Various improvements in memory_dff pass

Various fixes and improvements in wreduce pass

Removed old "constmap" from wreduce code

Added support for truncating of wires to wreduce pass

Cleanups and improvements in wreduce pass

Added mux support to wreduce command

Improved scope resolution of local regs in Verilog+AST frontend

Fixed AST handling of variables declared inside a functions main block

Added "show -signed"

Added support for non-standard "module mod_name(...);" syntax

Added RTLIL::IdString::in(...)

Fixed "share" for memory read ports

Added "wreduce" to some of the standard test benches

Progress in "wreduce" pass

Added "wreduce" command (work in progress)

Added query() API to ModIndex

Added ID() macro for static IdStrings

Implemented recursive techmap

Fixes in show command (related to new IdString)

Implemented simplemap support for "techmap -extern"

Fixed a va_list corruption in logv_error()

Be more conservative with printing decimal numbers in verilog backend

Improved verilog output for ordinary $mux cells

Bugfix in "techmap -extern"

Removed at() method from RTLIL::IdString

No implicit conversion from IdString to anything else

More bugfixes related to new RTLIL::IdString

Limit size of log_signal buffer to 100 elements

Improvements in new RTLIL::IdString implementation

Fixed a performance bug in opt_reduce

Implemented new reference counting RTLIL::IdString

Fixed memory corruption related to id2cstr()

More cleanups related to RTLIL::IdString usage

Preparations for RTLIL::IdString redesign: cleanup of existing code

Added logfile hash to statistics footer

Replaced sha1 implementation

Added per-pass cpu usage statistics

Added ModIndex helper class, some changes to RTLIL::Monitor

Packed SigBit::data and SigBit::offset in a union

Consolidated hana test benches into fewer files

for pf in test_simulation_{always,and,buffer,decoder,inc,mux,nand,nor,or,seq,shifter,sop,techmap,xnor,xor}; do
gawk 'FNR == 1 { printf("\n// %s\n",FILENAME); } { gsub("^module *", sprintf("module f%d_",ARGIND)); print; }' \
    ${pf}_*_test.v > $pf.v; ../tools/autotest.sh $pf.v; mv -v ${pf}_*_test.v Attic/; done;

..etc..

Added "test_autotb -n <num_iter>" option

Renamed modwalker.h to modtools.h

Various cleanups in Makefile, Renamed default configurations

Added compiler + compiler version + compiler flags to version string

Fixed build of verific bindings

Renamed port access function on RTLIL::Cell, added param access functions

Added "trace" command

Added RTLIL::Monitor

Added module->design and cell->module, wire->module pointers

Moved some stuff to kernel/yosys.{h,cc}, using Yosys:: namespace

Renamed "stdcells.v" to "techmap.v"

Added "techmap -assert"

Reorganized stdcells.v (no actual code change, just moved and indented stuff)

Added "yosys -A"

Added "yosys -Q"

Added techmap CONSTMAP feature

Fixed counting verilog line numbers for "// synopsys translate_off" sections

Added write_file command