in divmod algorithm log regexes that match against expected register values

test python_divmod_algorithm

format code

log asmop to LogKind.InstrInOuts too since only printing `.long 0xFOOBAR` isn't very useful

remove use of addc, use adde instead setting ca to zero.
eliminates one more unnecessary instruction.

reduce 4-repeats of identical code down to 1 copy with indices in powmod.py

add seeming-redundant addc/adde (actually part of big-mul-*add*)
which completes the pattern for REMAP transformation

convert basic_pypowersim to hex rather than broken octal (?)

code-cleanup, bit of comments, copyright, blah blah, link to bugreport
all preparation before doing code-morph on simple-demo to work out how
to demonstrate REMAP Indexed (then BigMul) viability

add what is currently a duplicate of python_mul_algorithm, plan is to
morph python_mul_algorithm2 to be "REMAP"-friendly

working on adding divmod 512x256 to 256x256

log writing CA[32]/OV[32] for OP_ADD

add unit test for mcrxrx

fix mcrxrx

fix concat when the first argument is a FieldSelectableInt

fix wrong register in docs

256x256-bit mul no longer broken since bug #1161 was fixed

add MemMMap tests

skip zero words when iterating words in MemMMap

format src/openpower/decoder/isa/test_mem.py

add basis of Context Manager for capturing which inputs and outputsa
are involved in a carry-roll-over math primitive.
also very useful to generate (automated) unit tests

minor alteration of reporting hash in mini-test of poly1305-donna.py

detect if add arg2 is greater than 7 and ignore it for poly1305 tracking.
this allows narrowing down of some data for test purposes

add an intercept (on all poly1305-donna.py math primitives)
but only do a report on ADD and ADDLO, for now

add link to poly1305-design (really good)

allow intercept on dsrd (rename DSRD) in poly13005-donna.py

provide intercepts of 64/128-bit math primitives that still look
like poly1305-donna-64bit.h

convert all use of "+" to ADD(a,b) in order to prepare to intercept
it and make a note of any "carry-roll-over" in poly1305-donna.py

switch UTF-8 validation tests to use MemMMap so it gets some testing

add MemMMap class

https://bugs.libre-soc.org/show_bug.cgi?id=1173

split out most Mem methods into MemCommon base class

format mem.py

syscalls: fix syscall arguments

syscalls: introduce syscall arguments length

syscalls: fix sys_ni_syscall call

syscalls: fix default table path

make scalar EXTRA2 encoding match between tables and algorithms

corresponding libreriscv.git commit: 7a232bcca2
Fixes: https://bugs.libre-soc.org/show_bug.cgi?id=1161

format code

Revert "fix PowerDecoder2 to properly decode scalar EXTRA2"

Luke wants all changes to EXTRA2/3 decoding to be in one commit, restore to original state

This reverts commit 630dfa6c8b6633d66d1a41368dfad927754846ed.

syscalls: support ppc/ppc64 ecall generators

syscalls: introduce ecall generator

syscalls: canonicalize entries

syscalls: reorder generic entries

syscalls: introduce generation mode

syscalls: support RISC-V architectures

use setuptools-scm from debian instead of pip

syscalls: support generic system calls

syscalls: introduce Syscall class

syscalls: fix ctypes syscall

syscalls: support identifiers iteration

syscalls: support identifiers lookup

syscalls: adjust syscall name

fix bug I noticed while reading git history

syscalls: refactor calls chain

syscalls: refactor dispatcher call arguments

syscalls: introduce dispatcher class

syscalls: generate proper name

syscalls: refactor module hierarchy

add python-based implementation of dsrd to poly1305-donna.py
and also fix "5" bug. somehow managed to put a const "4" instead of 5

illustrate the intermediary step of converting poly1305-donna.py
to a form that is "reasonably close" to how the SVP64 assembler,
using REMAP Indexed, would work.
https://bugs.libre-soc.org/show_bug.cgi?id=1157#c3 for details

Revert "syscalls: commit a couple of autogenerated tables"

This reverts commit 48ec1783c5f7cc64629fba65575db2d3881e8026.

syscalls: commit a couple of autogenerated tables

syscalls/lscmg: introduce Linux syscalls mapping generator

first revision port of https://github.com/floodyberry/poly1305-donna

to python3

make the poly1305 quick example identical to the poly1305-donna one

add a quick usage demo to poly1305.py, to serve later as a check

add implementation of poly1305 pure python
by Hubert Kario, LGPLv2.1 licensed

add code-comments to chacha20 svp64 unit test

remove OpenSSL dependency, use own SHA512 hash

add links copyright and funding notice to svp64 chacha20 test

fix PowerDecoder2 to properly decode scalar EXTRA2

https://bugs.libre-soc.org/show_bug.cgi?id=1161

add tests for checking if the simulator and assembler agree on SVP64 encodings

change registers used to avoid r13-31 which are reserved/nonvolatile

broken -- blocked on https://bugs.libre-soc.org/show_bug.cgi?id=1161

pass in stack pointer

log more register read/writes to LogKind.InstrInOuts

add copyright stuff

[skip ci]

syscall_cases: Added link to ABI and write manpage

syscall_cases: Add license, copyright, NLnet message.

WIP: Initial attempt to port ed25519 to SVP64

Need to zero homeIsaDir before use

add .gitignore files

add SVP64 256x256->512-bit multiply

generalize assemble() fn so other test cases can easily use it

syscall_cases: Aded expected values for SRR0/1, MSR, NIA. Failing.

Adding syscall ISACaller test case (not working yet).

remove grev, leaving unit tests for later use by grevlut

mark madd* as skipped in soc.git

filter out v3.1 insns when soc flag set -- soc.git doesn't yet support them

filter out addex when soc flag set

add support for filtering tests using flags

so soc.git can filter out all the insns it doesn't yet support

make soc test_pipe_caller tests pass again

pypowersim_wrapper_common.h: Home path no longer hard-coded.
chacha20/Makefile: Create bin dir if doesn't exist.

inorder.py: Moved return statements to new line.

inorder.py: Invert checks to reduce indentation.

inorder.py: Reverse pipeline processing order.

Revert "inorder.py: Use insn_trace more consistently."

This reverts commit 755b918d6dad6fc2d1a2a75beb1fdd39223679c7.

inorder.py: Use insn_trace more consistently.

inorder.py: Enough additions and fixes to get the test case to run all the way.

don't warn for directories

ignore indented comments too