software/bios: move romboot after serialboot and netboot

On designs using romboot (firmware embedded in ram blocks), we generally upload new firmwares with serialboot and netboot for prototyping.
Moving romboot after serialboot and netboot avoid manual interrupts of the boot sequence.

Merge branch 'master' of github.com:m-labs/misoc

Revert "Sort constants in csr generation."

This reverts commit d628c147ecb92c871cc68e2f29511c600861fcb9.

Fix typo.

Sort constants in csr generation.

Previously the order of constant output depended on Python's hashing order
which changes every run. This caused the file to change every run.

With this change the csr.h file will always be the same. This can be verified
this with the following;
```bash
 CSR=software/include/generated/csr.h
 for i in 1 2 3 4 5 6; do
   rm -f $CSR; python make.py build-headers
   cp $CSR $CSR.$i
 done
 md5sum $CSR.*
```

Revert "Use shutil rather then rm -rf command."

This reverts commit d8fd4fe7257eea9efe252376305b716b2f51840f.

setup: convert to unix eols

Add init file in sdram/phy dir

Without __init__.py file, when using setup.py, setuptools' find_package() function does not find the files in sdram/phy package. Hence .egg file entirely misses sdram/phy directory

More info here: https://bitbucket.org/pypa/setuptools/issues/97

uart/software: remove litescope dependency

Adding --help option to flterm.

dvisampler/edid: fix sda sampling, needs to be similar to scl.

Video sources with high scl frequency were not able to access EDID information through I2C.
I2C start was not detected correctly and was randomly reseting the fsm during transfers.(seen with litescope)

Allow installing tools to a prefix.

(Defaults to /usr/local.)

create liteethmini and move liteeth to a separate repo (https://github.com/enjoy-digital/liteeth)

LiteEthMini is a subset of LiteEth intended to be used with a CPU and a software stack.

remove litepcie_phy_wrappers submodule

targets: remove USBSoC from minispartan6 (example available here: https://github.com/enjoy-digital/scarab-soc)

move liteusb to a separate repo (https://github.com/enjoy-digital/liteusb)

move litesata to a separate repo (https://github.com/enjoy-digital/litesata)

move litescope to a separate repo (https://github.com/enjoy-digital/litescope)

move litepcie to a separate repo (https://github.com/enjoy-digital/litepcie)

misoclib/soc: fix add_constant when used for strings

litecores: remove unneeded AutoCSR inheritance in example designs (thanks William D. Jones)

litescope/core/port: fix missing self.comb...

litescope/core/port: fix EdgeDetector CSRs names

litescope/core/port: fix LiteScopeEdgeDetector (refactoring issues)

liteth/phy: simplify clk_freq in LiteEthPHY autodetect function (thanks Sebastien)

sdram/phy/s6ddrphy: fix comment on S6QuarterRateDDRPHY

sdram/module: add P3R1GE4JGF DDR2 (Atlys) and MT41J128M16 DDR3 (Opsis, Novena) modules.

sdram/phy/s6ddrphy: add S6QuarterRateDDRPHY to run DDR3 at higher frequencies.

Built on top of S6HalfRateDDRPHY, exposes a 4 phases DFI interface to the controller with a 2x slower clock.
Validated on the Numato Lab opsis board (50MHz sys_clk/ DDR400), should also work on the Novena laptop (same DDR3 module).

liteeth/phy: fix autodetect (clk_freq not necessary passed in kwargs)

sdram/phy/s6ddrphy: rename S6DDRPHY to S6HalfRateDDRPHY and use ORed wrdata_en/rddata_en (the controller already manages that)

README: small update

sdram/module: cleanup indent

litecores: add -Ob option to make.py (allow to build with yosys for example)

liteeth/phy: only use clk_freq for LiteEthPHYGMIIMII in autodetect

tools/flterm: replace int(a, 16) with int(a, 0) for --kernel-adr

tools/flterm.py: cleanup kernel-adr argument parsing

Use shutil rather then rm -rf command.

Use shell for globbing in clean.

All commands run should be checked.

tools/flterm.py: some cleanup and fix last frame data that was not transmitted

unwinder: update.

libdyld: add const qualifiers.

libbase: add const qualifiers.

libdyld: all ELF relocations may refer to the current object.

liteeth/phy: rename rgmii to s6rgmii since specific to Spartan6

Also remove autodetection support for RGMII. For it to work we would need to pass the device we are building for.

liteeth: add rgmii phy

sdram/phy/s6ddrphy: add DDR3 support

sdram/phy/initsequence: add burst chop 4 (BC4) for DDR3

This is needed for half rate controllers with burst length of 4.
For best efficiency quarter rate controllers should be used.

libunwind: build with -DNDEBUG.

dyld: style

libdyld: handle existing but undefined symbols during lookup.

libdyld: R_*_RELATIVE never specify a symbol.

libdyld: handle unaligned relocations.

unwinder: update.

libdyld: add support for R_OR1K_{NONE,32,GLOB_DAT}.

libbase: also pass exception PC and EA to exception handler.

libbase: downstream users should provide fprintf.

libdyld: fix dyld_lookup algorithm.

libdyld: fix DT_HASH address calculation.

software/common.mak: use PYTHON env var

Export _cache_init from crt0.S.

Implement a dynamic linker.

Update libunwind submodule.

bios/sdram: fix error_cnt computation in memtest

libbase: define intptr_t.

Enable ror, ffl1 and addc for OR1K.

Make sure the BIOS file ends on an aligned boundary.

If it does not, the address to which mkmscimg.py writes the CRC
and the address from which it is read could differ.

Don't build base libraries and BIOS with -fPIC after all.

mor1kx: enable ADDC, CMOV and FFL1 instructions

soc: increase default BIOS size

Merge branch 'master' of https://github.com/m-labs/misoc

update lm32 with "Switch to -fPIC" changes.

Pass -integrated-as to clang.

This avoids misdetection of target assembler by clang.

Update libbase/linker-sdram.ld with -fPIC support.

Switch to -fPIC.

Using -fPIC for everything allows to link the MiSoC static libraries
both into static images such as the BIOS as well as
into shared libraries.

Remove useless includes pulled in by libunwind.

These aren't used by libunwind in any configuration and
should be also removed in upstream.

Add libunwind.

Add a stub getenv() implementation.

This is not strictly necessary to build libunwind (it can
be built with -DNDEBUG), but it will be handy while it is
debugged.

It can be removed afterwards.

Add a stub pthread header.

The header implements only the pthread rwlock interface, which
never actually locks.

This is necessary to build libunwind.

Add headers for the dynamic linker interface.

These are required for libunwind to discover
the exception frame headers.

Add a stub C++ standard library.

This is necessary to build libunwind.

Add basic inttypes.h.

This is taken from glibc. Only PRI* definitions are imported;
functions are not.

Mark abort() as __attribute__((noreturn)).

Add support for fprintf(stderr, ...).

Don't use clang for anything except or1k.

common.mak: Pass -fexceptions to clang and clang++.

This results in generation of .eh_frame sections. These sections
can be discarded during final linking, or included if exception
handling is desired. For exception handling to work, all sources
must be built with -fexceptions.

common.mak: use clang/clang++ to compile C/C++ sources.

Note that -integrated-as is not active by default on OR1K,
so we're still shelling out to binutils to assemble.
It is not yet possible to build everything using -integrated-as.

common.mak: remove RANLIB.

`ranlib` is not necessary on any system we can possibly build for,
as it is superseded by `ar s` for the last ten years or so (at least).
Thus, change ar invocations to `ar crs`, also removing a `l` flag
that is ignored by binutils.

common.mak: remove AS.

$(AS) was never used: $(assemble) invokes the C compiler instead.
In case of LLVM, this will allow us to consistently use the LLVM
internal assembler for both inline assembly in C and assembly
sources; so, avoid ever invoking binutils as explicitly.

misoclib/com/uart: remove irq condition parameters and use "non-full" for tx irq, "non-empty" for rx irq.

An optimal solution for both sync and async mode is not easy to implement, it would requires moving CDC out of UART module and handling in the PHY with AsyncFIFO or minimal depth.
For now use the solution that works for both cases. We'll try to optimize that if we have performance issues.

misoclib: integrate mxcrg.py in mlabs_video target, remove others directory

we should also get rid of mxcrg.v (similar to what is done on papilio or pipstrello)

misoclib/com/uart: replace revered Migen FIFO function with specific _get_uart_fifo function for our use case.

litepcie/frontend/dma: group loop index and count in loop_status register (avoid 2 register reads)

misoclib/com/uart: cleanup and add irq condition parameters
- reintroduce RX/TX split (ease comprehension)
- use FIFO wrapper function from Migen.
- add tx_irq_condition and rx_irq_condition

litepcie/frontend/dma: add loop counter (useful to detect missed interrupts)

litepcie: use data instead of dat in dma_layout (allow use of migen.actorlib.packet modules on dma dataflow)

litepcie: use optional platform.misoc_path to add litepcie phy wrapper verilog files

We should eventually try to use python package_data or data_file for that.

uart: remove option to refill HW from uart_write

uart: support async phys

uart.c: rx overflow fix and tx simplification

* fixes the clearing of the rx ringbuffer on rx-overflow
* removes tx_level and tx_cts by restricting the ringbuffer
  to at least one slot empty
* agnostic of the details of the tx irq: works for uarts that
  generate tx interrupts on !tx-full or on tx-empty.
* only rx_produce and tx_consume need to be volatile