sv_binutils: inherit Struct; drop code duplication

sv_binutils: introduce Struct helper class

sv_binutils: follow cls arguments naming conventions

selectable_int: simplify SelectableIntMapping class

sv_binutils: support custom enum tags

sv_binutils: simplify enum metaclass

isa.caller: support whole integer pseudo-field

isa.caller: refactor SVP64PrefixFields class

isa.caller: refactor SVP64RMFields class

selectable_int: introduce SelectableIntMapping class

selectable_int: make FieldSelectableInt.__repr__ more flexible

selectable_int: make SelectableInt.__repr__ more flexible

selectable_int: allow range in FieldSelectableInt

sv_binutils: introduce opsel mappings

double-equals in setup.py dependencies

add description of modes, copied from specs

Revert "sv_binutils: generate register categories mapping"

This reverts commit b2943e73797b6544e15ea43a14cf57b2275509d6.

add extra links to modes

require pygdbmi 0.9.0.3

attempt to get QemuController operational
(have not used it in a long time)

sv_binutils: generate register categories mapping

add SPDX-License-Identifier rather than License:

format code

whitespace (80 char limit)

comment 64-bit of predicate (all 1s)

clarify comments on EXTRA2 exceptions for encoding regnums

test commit 2

test commit for mirroring

Revert "add WIP text_tree_graph.py"

This reverts commit f684acfa32ba1ef8c52abc5876da2b73696862dd.

damage to installations has been enacted by failing to run unit
tests which would easily confirm that adding __init__.py
was inappropriate

Revert "add python generator version of tree reduction"

This reverts commit 2fe0ce6285864927127d8226171c566886b87e89.

damage has occurred to installations by failing to run unit
tests which easily show that adding __init__.py causes imports to fail

add python generator version of tree reduction

add WIP text_tree_graph.py

sv_binutils: introduce constants class

openpower.consts: replace botchify with metaclass

openpower.const: switch to enum class

sv_binutils: use metaclass for enumerations

add default XLEN=64 as temporary hack

hmm something wrong with negative branch

add rldimi test case

sv_binutils: consider RC

sv_binutils: refactor parsing

sv_binutils: drop obsolete code

Revert "sv_binutils: introduce per-record validity flag"

This reverts commit 3b5e6816766ea7f52e99938edb47bf0e7cb8dd77.

Since we decided to use a separate hash, and it can check for duplicate
records, there's no need to keep track of duplicates.

sv_binutils: introduce per-record validity flag

sv_binutils: mark already visited instructions

sv_binutils: drop opcode structure

rename wb_get_classic

doh, self.srr1 not srr1 (local variable)

blech, add horrible hack: a length parameter to LDSTException

remove read of SRR1 for TRAP pipeline, pass via LDSTException

add SRR1 to LDSTException

add extra bc regression test

sv_binutils: split svp64_record structure (bits only)

sv_binutils: consider opcode whenever names match

sv_binutils: split insns by names

sv_binutils: determine the longest name

sv_binutils: fix ppc-svp64-opc.c contents

sv_binutils: fix _missing_ enum method

sv_binutils: follow binutils coding style

sv_binutils: output header guard

sv_binutils: follow binutils naming convention for header

add test for setting TB SPR, fix decode map for STATE regs

trap types memory exception (TT.MEMEXC) instead of TT.PRIV
which stops SRR1 bit 45 being set by mistake

sv_binutils: fix link to script in disclaimer

add spr-to-state conversion, and support for state1 in PowerDecoder2

see soc/fu/trap/main_stage.py trap() function, and:
https://libre-soc.org/irclog/%23libre-soc.2022-01-18.log.html#t2022-01-18T13:21:25
bits of SRR1 need to be preserved on an interrupt, which means that
PowerDecoder2 must schedule a read of SRR1.  the Power ISA spec
is extremely obscure and obtuse on which bits must be preserved,
therefore it is just easier to copy microwatt behaviour

grev[w][i][.] pseudo-code works

add log2 pseudo-code helper

format code

add test_caller_logical.py

Merge branch 'master' of ssh://git.libre-soc.org:922/openpower-isa

speed up pywriter

add a couple of trap pipeline unit tests
these are based on linux-5.7 to make microwatt compatibility with
hrfid and mtmsrd work

WIP speed up pywriter by caching stuff more and not deepcopying

currently broken

sv_binutils: fix typo in disclaimer

sv_binutils: add missing include directives

sv_binutils: introduce SVP64 entries

sv_binutils: rename Field into CType

sv_binutils: inherit Entry from Field

sv_binutils: drop semicolons in c_var methods

correctly identify atomic reservation CSV file field and
copy into op in PowerDecoder2

add atomic reservation field to Power Decoder data structures

remove stray newline

add grev[w][i][.] pseudo-code

add second version of wb_get which can cope with pipelines
TODO: make it spot the "stall" signal

increase addr_wid to 64 in TestRunnerBase. hm this should not
be importing from soc, openpower-isa should be entirely independent

enable privileged-instruction detection which had previously
been commented-out

sv_binutils: drop redundant imports

sv_binutils: sort entries by name

sv_binutils: discard VHDL stuff in comments

sv_binutils: calculate reserved bits

sv_binutils: reorder declarations

sv_binutils: print opcode as hexadecimal

add grev[w][i] instructions

format code

add stand-alone simulator bitmanip test

add tlbsync and wait as NOPs

add eieio instruction as a NOP to minor 31 csv

add lbzcix instruction which had been completely forgotten (doh)

sv_binutils: introduce real opcode class