Merge remote-tracking branch 'origin/xaig_dff' into eddie/abc9_refactor

Fixes

Fixes

abc9: remove -markgroups option, since operates on fully selected mod

abc9: cleanup

write_xaiger: make more robust, update doc

write_aiger: make more robust

Add abc9.dff scratchpad option

Merge remote-tracking branch 'origin/master' into xaig_dff

Merge pull request #1582 from nakengelhardt/abc_scratchpad_script

Check scratchpad for abc options

Merge remote-tracking branch 'origin/master' into xaig_dff

Revert ABCREV

Reword (* abc9_flop *) description

check scratchpad for arguments in abc pass too

inherit default values when checking scratchpad for arguments

Merge pull request #1611 from YosysHQ/mmicko/wrapcarry_fix

Valid to have attribute starting with SB_CARRY.

write_xaiger to pad, not abc9_ops -prep_holes

Valid to have attribute starting with SB_CARRY.

Cleanup

Fix when -dff not given

Call -prep_holes before aigmap; fix topo ordering

WIP

Preserve topo ordering from -prep_holes to write_xaiger

WIP

WIP

Restore write_xaiger's holes_mode since port_id order causes QoR

regressions inside abc9

share codepath for scratchpad argument handling with command arguments

Merge branch 'master' of https://github.com/YosysHQ/yosys into abc_scratchpad_script

Cleanup

Fix spacing

Remove a few log_{push,pop}()

aigmap everything

scc command to ignore blackboxes

Move scc operations out of inner loop

Cleanup

Merge remote-tracking branch 'origin/xaig_dff' into eddie/abc9_refactor

write_xaiger: get rid of external_bits dict

Merge remote-tracking branch 'origin/master' into eddie/abc9_refactor

Combine tests to check multiple clock domains

Merge pull request #1604 from whitequark/unify-ram-naming

Harmonize BRAM/LUTRAM descriptions across all of Yosys

synth_xilinx -dff to work with abc too

Merge remote-tracking branch 'origin/master' into xaig_dff

Add 'abc9 -dff' to CHANGELOG

Update doc

Update comments

abc9 -keepff -> -dff; refactor dff operations

Merge pull request #1609 from YosysHQ/clifford/fix1596

Always create $shl, $shr, $sshl, $sshr cells with unsigned B inputs

Always create $shl, $shr, $sshl, $sshr cells with unsigned B inputs

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1601 from YosysHQ/eddie/synth_retime

"abc -dff" to no longer retime by default

Merge pull request #1608 from YosysHQ/eddie/ifndef_YOSYS

ifdef __ICARUS__ -> ifndef YOSYS

ifdef __ICARUS__ -> ifndef YOSYS

Merge pull request #1606 from YosysHQ/eddie/improve_tests

Fix a few issues in tests/arch/*

Revert insertion of 'reg', leave note behind

Merge pull request #1605 from YosysHQ/iopad_fix

iopad mapping should take care of existing io buffers

Fix anlogic async flop mapping

Clamp -46ps for FDPE* too

Get rid of (* abc9_keep *) in write_xaiger too

Cleanup abc9, update doc for -keepff option

Restore abc9 -keepff

attributes.count() -> get_bool_attribute()

Added a test case

take skip wire bits into account

Harmonize BRAM/LUTRAM descriptions across all of Yosys.

This commit:
  * renames all remaining instances of "DRAM" (which is ambiguous)
    to "LUTRAM" (which is not), finishing the work started in
    the commit 698ab9be;
  * renames memory rule files to brams.txt/lutrams.txt;
  * adds/renames script labels map_bram/map_lutram;
  * extracts where necessary script labels map_ffram and map_gates;
  * adds where necessary options -nobram/-nolutram.

The end result is that BRAM/LUTRAM/FFRAM aspects of every target
are now consistent with each other.

Per architecture:
  * anlogic: rename drams.txt→lutrams.txt, add -nolutram, add
    :map_lutram, :map_ffram, :map_gates
  * ecp5: rename bram.txt→brams.txt, lutram.txt→lutrams.txt
  * efinix: rename bram.txt→brams.txt, add -nobram, add :map_ffram,
    :map_gates
  * gowin: rename bram.txt→brams.txt, dram.txt→lutrams.txt,
    rename -nodram→-nolutram (-nodram still recognized), rename
    :bram→:map_bram, :dram→:map_lutram, add :map_ffram, :map_gates

Re-arrange FD order

Missing character

Do not do call equiv_opt when no sim model exists

Fix warnings

Call equiv_opt with -multiclock and -assert

Cleanup xilinx boxes

Cleanup ice40 boxes

Cleanup ecp5 boxes

parse_xaiger to not take box_lookup

parse_xaiger to reorder ports too

Add some abc9 dff tests

Do not re-order carry chain ports, just precompute iteration order

Update abc9_xc7.box comments

FDCE ports to be alphabetical

Fix attributes on $__ABC9_ASYNC[01] whitebox

Fix incorrect $__ABC9_ASYNC[01] box

write_xaiger: be more precise with ff_bits, remove ff_aig_map

Retry getting rid of write_xaiger's holes_mode

Revert "Get rid of holes_mode"

This reverts commit 7997e2a90fd37886241b7eb657408177ef7f6fa7.

Merge remote-tracking branch 'origin/xaig_dff' into eddie/abc9_refactor

Remove abc9 -clk option

abc9_ops -prep_dff cope with lack of holes module

Rename struct

Get rid of holes_mode

Merge remote-tracking branch 'origin/xaig_dff' into eddie/abc9_refactor

Add -D DFF_MODE to abc9_map test

Move Pass::call() out of abc9_ops into abc9

Cleanup

Use function arg

holes_module to be whitebox

Rid unnecessary if

Get rid of holes_mode

Add abc9_ops -prep_holes

Add abc9_ops -prep_dff

Restore count_outputs, move process check to abc

Fix struct name

Merge remote-tracking branch 'origin/xaig_dff' into eddie/abc9_refactor