Automatically prune init attributes in verific front-end, fixes #1237

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1213 from YosysHQ/eddie/wreduce_add

wreduce/opt_expr: improve width reduction for $add and $sub cells

Merge pull request #1240 from ucb-bar/firrtl-properties+pow+xnor

 Support explicit FIRRTL properties for better accommodation of FIRRTL/Verilog semantic differences.

Merge pull request #1249 from mmicko/anlogic_fix

anlogic : Fix alu mapping

Merge pull request #1252 from YosysHQ/clifford/fix1231

Fix handling of functions/tasks without top-level begin-end block

Merge pull request #1253 from YosysHQ/clifford/check

Be less aggressive with running design->check()

Merge pull request #1257 from YosysHQ/clifford/cellcosts

Redesign of cell cost API

Update CHANGELOG

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #1241 from YosysHQ/clifford/jsonfix

Improved JSON attr/param encoding

Tweak default gate costs, cleanup "stat -tech cmos"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Redesign of cell cost API

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add signed opt_expr tests

Add signed test

Move LSB-trimming functionality from wreduce to opt_expr

Add SigSpec::extract_end() convenience function

Restore original SigSpec::extract()

Move LSB tests from wreduce to opt_expr

Merge remote-tracking branch 'origin/master' into eddie/wreduce_add

Merge pull request #1232 from YosysHQ/dave/write_gzip

Add support for writing gzip-compressed files

Be less aggressive with running design->check()

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add test for writing gzip-compressed files

Signed-off-by: David Shah <dave@ds0.me>

Add support for writing gzip-compressed files

Signed-off-by: David Shah <dave@ds0.me>

Fix handling of functions/tasks without top-level begin-end block, fixes #1231

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1251 from YosysHQ/clifford/nmux

Add $_NMUX_, add "abc -g cmos", add proper cmos cell costs

Add $_NMUX_, add "abc -g cmos", add proper cmos cell costs

Signed-off-by: Clifford Wolf <clifford@clifford.at>

anlogic : Fix alu mapping

Merge pull request #1242 from jfng/fix-proc_prune-partial

proc_prune: Promote partially redundant assignments.

Merge pull request #1238 from mmicko/vsbuild_fix

Visual Studio build fix

Merge pull request #1239 from mmicko/mingw_fix

Fix formatting for msys2 mingw build

Merge pull request #1236 from YosysHQ/eddie/xc6s_brams_map

xc6s_brams_map.v: RST -> RSTBRST for RAMB8BWER

Fix linking issue for new mxe and pthread

Fix yosys linking for mxe

New mxe hacks needed to support 2ca237e

Fix formatting for msys2 mingw build using GetSize

proc_prune: Promote partially redundant assignments.

Update JSON front-end to process new attr/param encoding

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Implement improved JSON attr/param encoding

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Support explicit FIRRTL properties for better accommodation of FIRRTL/Verilog semantic differences.
Use FIRRTL spec vlaues for definition of FIRRTL widths.
Added support for '$pos`, `$pow` and `$xnor` cells.
Enable tests/simple/operators.v since all operators tested there are now supported.
Disable FIRRTL tests of tests/simple/{defvalue.sv,implicit_ports.v,wandwor.v} since they currently generate FIRRTL compilation errors.

Merge pull request #1233 from YosysHQ/clifford/defer

Call "read_verilog" with -defer from "read"

Visual Studio build fix

Merge remote-tracking branch 'upstream/master'

RST -> RSTBRST for RAMB8BWER

Merge pull request #1228 from YosysHQ/dave/yy_buf_size

verilog_lexer: Increase YY_BUF_SIZE to 65536

Merge pull request #1234 from mmicko/fix_gzip_no_exist

Fix case when file does not exist

Fix case when file does not exist

Update README to use "read" instead of "read_verilog"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Call "read_verilog" with -defer from "read"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1226 from YosysHQ/dave/gzip

Add support for gzip'd input files

Update CHANGELOG

Signed-off-by: David Shah <dave@ds0.me>

verilog_lexer: Increase YY_BUF_SIZE to 65536

Signed-off-by: David Shah <dave@ds0.me>

Fix frontend auto-detection for gzipped input

Signed-off-by: David Shah <dave@ds0.me>

Add support for reading gzip'd input files

Signed-off-by: David Shah <dave@ds0.me>

Merge branch 'master' of github.com:YosysHQ/yosys

Bump abc to fix &mfs bug

Merge branch 'ZirconiumX-synth_intel_m9k'

Merge pull request #1218 from ZirconiumX/synth_intel_iopads

intel: Make -noiopads the default

Merge pull request #1219 from jakobwenzel/objIterator

made ObjectIterator comply with Iterator Interface

Merge pull request #1224 from YosysHQ/xilinx_fix_ff

xilinx: Fix missing cell name underscore in cells_map.v

replaced std::iterator with using statements

xilinx: Fix missing cell name underscore in cells_map.v

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #1222 from koriakin/s6-example

Add a simple example for Spartan 6

Merge remote-tracking branch 'upstream/master'

Add a simple example for Spartan 6

made ObjectIterator extend std::iterator

this makes it possible to use std algorithms on them

intel: Make -noiopads the default

intel: Map M9K BRAM only on families that have it

This regresses Cyclone V and Cyclone 10 substantially, but these
numbers were artificial, targeting a BRAM that they did not contain.

Amusingly, synth_intel still does better when synthesizing PicoSoC
than Quartus when neither are inferring block RAM.

Merge pull request #1212 from YosysHQ/eddie/signed_ice40_dsp

ice40: Fix SB_MAC16 sim model for signed modes

Merge pull request #1214 from jakobwenzel/astmod_clone

initialize noblackbox and nowb in AstModule::clone

initialize noblackbox and nowb in AstModule::clone

Add "stat -tech cmos"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Try and fix again

Add another test

Do not access beyond bounds

Add an SigSpec::at(offset, defval) convenience method

Wrap A and B in sigmap

Remove "top" from message

Also optimise MSB of $sub

Add one more test with trimming Y_WIDTH of $sub

Be more explicit

wreduce for $sub

Add tests for sub too

Add test

SigSpec::extract to take negative lengths

ice40: Fix test_dsp_model.sh

Signed-off-by: David Shah <dave@ds0.me>

ice40/cells_sim.v: Fix sign of J and K partial products

Signed-off-by: David Shah <dave@ds0.me>

ice40/cells_sim.v: LSB of A/B only signed in 8x8 mode

Signed-off-by: David Shah <dave@ds0.me>

Add tests for all combinations of A and B signedness for comb mul

Don't copy ref if exists already

Merge pull request #1208 from ZirconiumX/intel_cleanups

Assorted synth_intel cleanups from @bwidawsk

synth_intel: Use stringf

Merge pull request #1207 from ZirconiumX/intel_new_pass_names

synth_intel: rename for consistency with #1184

synth_intel: s/not family/no family/

synth_intel: revert change to run_max10

intel_synth: Fix help message

cyclonev has been a "supported" family since the initial commit. The old
commit message suggested to use a10gx which is incorrect.

Aside from the obvious lack of functional change due to this just being
a help message, users who were previously using "a10gx" for "cyclonev" will
also have no functional change by using "cyclonev" instead.

Signed-off-by: Ben Widawsky <ben@bwidawsk.net>

intel_synth: Small code cleanup to remove if ladder

Signed-off-by: Ben Widawsky <ben@bwidawsk.net>

intel_synth: Make family explicit and match

The help and code default to MAX10 for the family, however the couple of
if ladders defaulted to cycloneive. Fix this inconsistency and the next
patch will clean it up.

Signed-off-by: Ben Widawsky <ben@bwidawsk.net>

intel_synth: Minor code cleanups

Signed-off-by: Ben Widawsky <ben@bwidawsk.net>

synth_intel: rename for consistency with #1184

Also fix a typo in the help message.

Merge pull request #1184 from whitequark/synth-better-labels

synth_{ice40,ecp5}: more sensible pass label naming

Merge pull request #1203 from whitequark/write_verilog-zero-width-values

write_verilog: dump zero width constants correctly