Merge remote-tracking branch 'origin/master' into xaig_dff

Bump ABC again

Add "scratchpad" to CHANGELOG

Merge branch 'master' of github.com:YosysHQ/yosys

Merge pull request #1563 from YosysHQ/dave/async-prld

ecp5: Add support for mapping PRLD FFs

Merge pull request #1572 from nakengelhardt/scratchpad_pass

add a command to read/modify scratchpad contents

Merge pull request #1584 from YosysHQ/mwk/xilinx-flaky-test

tests/xilinx: fix flaky mux test

tests/xilinx: fix flaky mux test

xilinx: Add xilinx_dffopt pass (#1557)

xilinx: Improve flip-flop handling.

This adds support for infering more kinds of flip-flops:

- FFs with async set/reset and clock enable
- FFs with sync set/reset
- FFs with sync set/reset and clock enable

Some passes have been moved (and some added) in order for dff2dffs to
work correctly.

This gives us complete coverage of Virtex 6+ and Spartan 6 flip-flop
capabilities (though not latch capabilities).  Older FPGAs also support
having both a set and a reset input, which will be handled at a later
data.

Send people to symbioticeda.com instead of verific.com

Signed-off-by: Clifford Wolf <clifford@clifford.at>

use extra_args

Remove &verify -s

Bump ABC for upstream fix

Use pool<> instead of std::set<> to preserver ordering

aiger frontend to user shorter, $-prefixed, names

Cleanup xaiger, remove unnecessary complexity with inout

read_xaiger to cope with optional '\n' after 'c'

Cleanup

Do not sigmap

Revert "Use sigmap signal"

This reverts commit 42f990f3a6b7928841fa0e290fa2688925485907.

Merge pull request #1574 from YosysHQ/eddie/xilinx_lutram

xilinx: add LUTRAM rules for RAM32M, RAM64M

Merge pull request #1521 from dh73/diego/memattr

Adding support for Xilinx memory attribute 'block' in single port mode.

abc9 needs a clean afterwards

Enforce non-existence

Put $__ABC9_{FF_,ASYNC} into same clock domain as abc9_flop

Use sigmap signal

Update doc

Skip $inout transformation if not a PI

Revert "write_xaiger: use sigmap bits more consistently"

This reverts commit 6c340112fee1bb8989cbd41923aaa627d77d5110.

Add another test

More sloppiness, thanks @dh73 for spotting

Accidentally commented out tests

Add unconditional match blocks for force RAM

Oops

Merge blockram tests

Update xc7/xcu bram rules

Implement 'attributes' grammar

Merge branch 'diego/memattr' of https://github.com/dh73/yosys into diego/memattr

Merge branch 'eddie/xilinx_lutram' of github.com:YosysHQ/yosys into eddie/xilinx_lutram

Populate DID/DOD even if unused

Rename *RAM{32,64}M rules to RAM{32X2,64X1}Q

write_xaiger: use sigmap bits more consistently

Fixing compiler warning/issues. Moving test script to the correct place

add assert option to scratchpad command

Removing fixed attribute value to !ramstyle rules

Merging attribute rules into a single match block; Adding tests

Merge pull request #1575 from rodrigomelo9/master

Fixed some missing "verilog_" in documentation

Merge pull request #1577 from gromero/for-yosys

manual: Fix text in Abstract section

Merge pull request #1578 from noopwafel/eqneq-debug

Fix opt_expr.eqneq.cmpzero debug print

Fix opt_expr.eqneq.cmpzero debug print

Name inputs/outputs of aiger 'i%d' and 'o%d'

Refactoring memory attribute matching based on IEEE 1364.1 and Tool specific

Merge pull request #1533 from dh73/bram_xilinx

Adjust Xilinx xc7/xcu BRAM min bits threshold for RAMB18E1

Disable RAM16X1D test

Disable RAM16X1D match rule; carry-over from LUT4 arches

RAM64M8 to also have [5:0] for address

Renaming BRAM memory tests for the sake of uniformity

Fixed some missing "verilog_" in documentation

add periods and newlines to help message

Remove extraneous synth_xilinx call

Add tests for these new models

Add RAM32X6SDP and RAM64X3SDP modes

Fix RAM64M model to have 6 bit address bus

Add #1460 testcase

Add memory rules for RAM16X1D, RAM32M, RAM64M

Rename memory tests to lutram, add more xilinx tests

Fixing citation in xc7_xcu_brams.txt file. Fixing RAMB36E1 test.

Remove 'clkpart' entry in CHANGELOG

Merge remote-tracking branch 'origin/master' into xaig_dff

abc9_map.v: fix Xilinx LUTRAM

abc9_map.v: fix Xilinx LUTRAM

Adding a note (TODO) in the memory_params.ys check file

add test and make help message more verbose

Updating RAMB36E1 thresholds. Adding test for both RAMB18E1/RAMB36E1

Merge https://github.com/YosysHQ/yosys into bram_xilinx

add a command to read/modify scratchpad contents

Update README.md :: abc_ -> abc9_

Fix bitwidth mismatch; suppresses iverilog warning

manual: Fix text in Abstract section

Merge pull request #1564 from ZirconiumX/intel_housekeeping

Intel housekeeping

synth_intel: a10gx -> arria10gx

synth_intel: cyclone10 -> cyclone10lp

Merge pull request #1545 from YosysHQ/eddie/ice40_wrapcarry_attr

Preserve SB_CARRY name and attributes when using $__ICE40_CARRY_WRAPPER

Fix comment

ice40_opt to restore attributes/name when unwrapping

ice40_wrapcarry -unwrap to preserve 'src' attribute

unmap $__ICE40_CARRY_WRAPPER in test

-unwrap to create $lut not SB_LUT4 for opt_lut

Sensitive to direct inst of $__ICE40_CARRY_WRAPPER; recreate SB_LUT4

ice40_wrapcarry to really preserve attributes via -unwrap option

ecp5: Add support for mapping PRLD FFs

Signed-off-by: David Shah <dave@ds0.me>

Merge remote-tracking branch 'origin/master' into xaig_dff

Merge pull request #1555 from antmicro/fix-macc-xilinx-test

tests: arch: xilinx: Change order of arguments in macc.sh

Drop keep=0 attributes on SB_CARRY

Call abc9 with "&write -n", and parse_xaiger() to cope

Remove creation of $abc9_control_wire

Do not connect undriven POs to 1'bx

Fix abc9 re-integration, remove abc9_control_wire, use cell->type as

as part of clock domain for mergeability class

Fix writing non-whole modules, including inouts and keeps