Add -Wall to CFLAGS

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Add missing argument to fprintf warning

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Add some initial FPGA synthesis instructions

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Rebuild hello world assuming a 50MHz clock

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #3 from olofk/plle2

Add and use plle2 primitive for nexys boards

Add and use plle2 primitive for nexys boards

Merge pull request #4 from sharkcz/build

don't cross compile when on Power

don't cross compile when on Power

Add a simple hello_world example that also echos input

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #2 from olofk/fusesoc_nexys_a7

Fusesoc nexys a7

Added synthesis target

The synth target can be used to analyze the core after synthesis
without running P&R. Currently, the only edalize backends that
support synthesis without P&R are vivado and icestorm, and icestorm
needs yosys built with verific support to parse vhdl.

To run synthesis only for a part, run

fusesoc run --target=synth --tool=vivado microwatt --part=<part>

where part is a valid Xilinx part such as xc7a100tcsg324-1

Add Nexys Video support

Add FuseSoC core description file with Nexys A7 support

Add constraint file for Nexys A7

Expose ram init file and memory size through toplevel

Add dummy clock generator

Add a few more FPGA related files

Add a temporary gcc patch to remove hardware divide instructions.

Also add a firmware.hex file built with a gcc with the above patch.

Right now micropython assumes 1MB of BRAM, which limits the FPGAs
we can run on. We should be able to cut it down somewhat.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Initial import of microwatt

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>