Clean up `passes/cmds/connwrappers.cc`.

Merge pull request #1648 from YosysHQ/eddie/cmp2lcu

"techmap -map +/cmp2lcu.v" for decomposing arithmetic compares to $lcu

cmp2lcu: rename _90_lcu_cmp -> _80_lcu_cmp

cmp2lcu: fail if `LUT_WIDTH < 2

synth: only techmap cmp2{lut,lcu} if -lut

synth: use +/cmp2lcu.v in generic 'synth' too

Cleanup +/cmp2lut.v

synth_xilinx: techmap +/cmp2lut.v and +/cmp2lcu.v in 'coarse'

+/cmp2lcu.v to work efficiently for fully/partially constant inputs

+/cmp2lcu.v to work efficiently for fully/partially constant inputs

Refactor +/cmp2lcu.v into recursive techmap

Cleanup

Cleanup cmp2lcu.v

techmap +/cmp2lcu.v for decomposing arithmetic compares to $lcu

cmp2lut: comment out unused since 362f4f9

Merge pull request #1853 from YosysHQ/eddie/fix_dynslice

ast: cap dynamic range select to size of signal, suppresses warnings

Merge pull request #1767 from YosysHQ/eddie/idstrings

IdString: use more ID::*, make them easier to use, speed up IdString::in()

kernel: big fat patch to use more ID::*, otherwise ID(*)

simcells.v: Generate the fine FF cell types by a python script.

This makes adding more FF types in the future much more manageable.

Fixes #1824.

Merge pull request #1846 from dh73/ast_fe

Adding error message for when size (width) of number literal is zero

iopadmap: Fix z assignment to inout port

Fixes #1841.

Merge pull request #1842 from YosysHQ/mwk/fix-deminout-xz

deminout: prevent any constant assignment from demoting to input

kernel: IdString::in(const IdString &) as per @Tjoppen

kernel: fix formatting (thanks @boqwxp)

kernel: use C++11 fold hack to prevent recursion

Revert "kernel: IdString:in() to use perfect forwarding"

This reverts commit 7b2a85aedf24affc2e1202c78e70e6a317f5bf29.

Update backends/btor/btor.cc; credit @boqwxp

Co-Authored-By: Alberto Gonzalez <61295559+boqwxp@users.noreply.github.com>

kernel: separate IdString::put_reference() out to help inlining

kernel: IdString:in() to use perfect forwarding

kernel: use more ID::*

kernel: Use constids.inc for global/constant IdStrings

Merge pull request #1845 from YosysHQ/eddie/kernel_speedup

kernel: speedup by using more pass-by-const-ref

Bump YOSYS_VER

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

Merge pull request #1770 from YosysHQ/claire/btor_symbols

Improve write_btor symbol handling

Merge pull request #1765 from YosysHQ/claire/btor_info

Add info-file and cover features to write_btor

Merge pull request #1777 from YosysHQ/claire/manyhot

Using LFSR counter for ezSAT::manyhot()

Improve ezsat onehot encoding scheme

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

Using LFSR counter for ezSAT::manyhot()

The only user of this API right now is the puzzle3d benchmark and
it sees a slight reduction in CNF size from this, but the performance
difference is within the noise of measurement on my system.

Signed-off-by: Claire Wolf <claire@symbioticeda.com>

Merge pull request #1828 from YosysHQ/eddie/celltypes_speedup

kernel: share a single CellTypes within a pass

Merge pull request #1790 from YosysHQ/eddie/opt_expr_xor

opt_expr: optimise $xor/$xnor/$_XOR_/$_XNOR_ -s with constant inputs

Merge pull request #1789 from YosysHQ/eddie/opt_expr_alu

opt_expr: improve performance on $alu and $sub

Merge pull request #1844 from YosysHQ/dave/gen-source-loc

verilog: Add location info for generate constructs

Merge pull request #1852 from boqwxp/cleanup_synth_ice40

Fix indentation in `techlibs/ice40/synth_ice40.cc`.

verilog: Add location info for generate constructs

Signed-off-by: David Shah <dave@ds0.me>

ast: cap dynamic range select to size of signal, suppresses warnings

Merge pull request #1849 from boqwxp/cleanup_kernel_yosys

Clean up pseudo-private member usage in `kernel/yosys.cc`.

Merge pull request #1850 from boqwxp/cleanup_backends

Cleanup pseudo-private member usage and outdated `RTLIL::id2cstr()` in backends

Fix indentation in `techlibs/ice40/synth_ice40.cc`.

Update `RTLIL::id2cstr()` usage to `log_id`.

Merge pull request #1848 from YosysHQ/eddie/fix_dynslice

 ast: simplify to fully populate dynamic slicing case transformation

Clean up pseudo-private member usage in `backends/intersynth/intersynth.cc`.

Clean up pseudo-private member usage in `backends/blif/blif.cc`.

Clean up pseudo-private member usage in `backends/verilog/verilog_backend.cc`.

Clean up pseudo-private member usage in `backends/spice/spice.cc`.

Clean up pseudo-private member usage in `backends/edif/edif.cc`.

Clean up pseudo-private member usage in `backends/ilang/ilang_backend.cc`.

Clean up pseudo-private member usage in `kernel/yosys.cc`.

Merge pull request #1761 from YosysHQ/eddie/opt_merge_speedup

opt_merge: speedup

ast: simplify to fully populate dynamic slicing case transformation

Add dynamic slicing Verilog testcase

Replacing log_error for log_file_error due consistency

Adding error message for when size (width) of number literal is zero

Merge pull request #1783 from boqwxp/astcc_cleanup

Clean up pseudo-private member usage in `frontends/ast/ast.cc`.

Merge pull request #1835 from boqwxp/cleanup_sat_expose

Clean up pseudo-private member usage in `passes/sat/expose.cc`.

Merge pull request #1832 from boqwxp/cleanup_passes_cmds_design

Clean up pseudo-private member usage in `passes/cmds/design.cc`.

Merge pull request #1786 from boqwxp/hierarchycc_cleanup

Clean up pseudo-private member usage in `passes/hierarchy/hierarchy.cc`.

Add explanatory comment about inefficient wire removal and remove superfluous call to `fixup_ports()`.

Co-Authored-By: Eddie Hung <eddie@fpgeh.com>

Merge pull request #1831 from boqwxp/cleanup_sat_eval

Clean up pseudo-private member usage in `passes/sat/eval.cc`.

Merge pull request #1833 from boqwxp/cleanup_sat_freduce

Clean up pseudo-private member usage in `passes/sat/freduce.cc`.

Remove unused function parameter.

Simplify iterating over selected modules or cells.

Co-Authored-By: N. Engelhardt <nak@symbioticeda.com>

Replace `RTLIL::id2cstr()` with `log_id()`.

Co-Authored-By: Eddie Hung <eddie@fpgeh.com>

Fix double deletion in `passes/hierarchy/hierarchy.cc`.

Co-Authored-By: Eddie Hung <eddie@fpgeh.com>

Further clean up `passes/sat/eval.cc`.

Co-Authored-By: Eddie Hung <eddie@fpgeh.com>

Further clean up `passes/sat/freduce.cc`.

Co-Authored-By: Eddie Hung <eddie@fpgeh.com>

Clean up more in `passes/sat/expose.cc`.

Co-Authored-By: N. Engelhardt <nak@symbioticeda.com>

memory_share: fix stray brace

Code review fixes

Apply suggestions from code review

Co-Authored-By: Alberto Gonzalez <61295559+boqwxp@users.noreply.github.com>

deminout: prevent any constant assignment from demoting to input

Before this patch,

```
module top(inout io);
assign io = 1'bx;
endmodule
```

would have the `io` pin demoted to input (same happens for `1'bz`,
but not for `1'b0` or `1'b1`), resulting in check failures later on.

Part of fix for #1841.

Merge pull request #1811 from PeterCrozier/typedef_scope

Support module/package/interface/block scope for typedef names.

Merge pull request #1778 from rswarbrick/sv-defines

Add support for SystemVerilog-style `define to Verilog frontend

Explicit include of csignal

windows - there are no stopping signals

Clean up pseudo-private member usage in `passes/sat/expose.cc`.

Clean up pseudo-private member usage in `passes/sat/freduce.cc`.

Clean up pseudo-private member usage in `passes/cmds/design.cc`.

Clean up pseudo-private member usage in `passes/sat/eval.cc`.

kernel: pass-by-value into Design::scratchpad_set_string() too

Merge pull request #1607 from whitequark/simplify-simplify-meminit

ast: avoid intermediate wires/assigns when lowering to AST_MEMINIT

Inline productions to follow house style.

Add support for SystemVerilog-style `define to Verilog frontend

This patch should support things like

  `define foo(a, b = 3, c)   a+b+c

  `foo(1, ,2)

which will evaluate to 1+3+2. It also spots mistakes like

  `foo(1)

(the 3rd argument doesn't have a default value, so a call site is
required to set it).

Most of the patch is a simple parser for the format in preproc.cc, but
I've also taken the opportunity to wrap up the "name -> definition"
map in a type, rather than use multiple std::map's.

Since this type needs to be visible to code that touches defines, I've
pulled it (and the frontend_verilog_preproc declaration) out into a
new file at frontends/verilog/preproc.h and included that where
necessary.

Finally, the patch adds a few tests in tests/various to check that we
are parsing everything correctly.

Merge pull request #1815 from boqwxp/fix-ef-optimize

Fix solver output parsing for exists-forall optimization

Revert over-aggressive change to a more modest cleanup.

kernel: const Wire* overload -> Wire* !!!

Do not change solver output parsing for non-exists-forall problems.

kernel: clear some more ShareWorker state

kernel: Cell::set{Port,Param}() to pass by value, but use std::move

Otherwise cell->setPort(ID::A, cell->getPort(ID::B)) could be invalid

Merge pull request #1806 from YosysHQ/mwk/techmap-replace-fix

techmap: Fix cell names with _TECHMAP_REPLACE_.*

Skip reading stdout from the solver that if it isn't a line reading only "sat", "unsat", or "unknown".