Fixed handling of inverters (aka 1-input luts) in nlutmap

Added GP_DFFS, GP_DFFR, and GP_DFFSR

Added GP_DFF INIT parameter

Added ast.h to exported headers

Cleanup abstract modules at end of "hierarchy -top"

Support for abstract modules in chparam

Added support for $stop system task

Improvements in synth_greenpak4, added -part option

Improvements in ABCEXTERNAL handling

Merge pull request #130 from ravenexp/master

Support calling out to an external ABC.

Support calling out to an external ABC.

$ make ABCEXTERNAL=my-abc && make ABCEXTERNAL=my-abc install

configures yosys to use an external ABC executable instead of
building and installing the in-tree ABC copy (yosys-abc).

Added $display %m support, fixed mem leak in $display, fixes #128

Added black box modules for all the 7-series design elements (as listed in ug953)

Fixed localparam signdness, fixes #127

Set "nosync" attribute on internal task/function wires

Fixed Verilog parser fix and more similar improvements

Use left-recursive rule for cell_port_list in Verilog parser.

Bugfix in write_verilog for RTLIL processes

Cleanups and improvements in examples/cmos/

Merge commit 'b34385ec924b6067c1f82bdbae923f8062518956'

Fixed typos in verilog_defaults help message

Added "write_edif -nogndvcc"

Added examples/cxx-api/evaldemo.cc

Merge branch 'master' of github.com:cliffordwolf/yosys

Using "mfs" and "lutpack" in ABC lut mapping

Completed ngspice digital example with verilog tb

Added digital (xspice) example code to examples/cmos/

Be more conservative with net names in spice output

Merge pull request #119 from SebKuzminsky/spelling-fixes

user-facing spelling fixes

user-facing spelling fixes

"speciefied" -> "specified"
"unkown" -> "unknown"

We are now in 0.6+ development

Yosys 0.6

Fixed BLIF parser for empty port assignments

Use easyer-to-read unoptimized ceil_log2()

see here for details on the optimized version:
http://svn.clifford.at/handicraft/2016/esbmc/ceilog2.c

Updated ABC to ae7d65e71adc

Updated command reference in manual

Changelog for upcoming 0.6 release

Fixed more visual studio warnings

Fixed some visual studio warnings

Merge branch 'master' of github.com:cliffordwolf/yosys

Added "int ceil_log2(int)" function

Fixed MXE ABC build

Run dffsr2dff in synth_xilinx

Support for more Verific primitives (patch I got per email)

Updated ABC

Work around DDR dout sim glitches in ice40 SB_IO sim model

Updated ABC

Added "stat -liberty" for calculating chip area

Bugfix in Verific front-end

Updated verific build instructions

Improved dffsr2dff pass

Added dffsr2dff

Added addBufGate module method

Use alphanumerical order instead of idstring idx in opt_clean compare_signals()

Added CodeOfConduct

Updated ABC to hg rev ee212a9e94df

Progress in cell library documentation

Added "abc -luts" option, Improved Xilinx logic mapping

Improvements in dfflibmap (FFs with Q/QN outputs, DFFs from ADFFs)

SigMap performance improvement

hashlib mfp<> performance improvements

Added reserve() method to haslib classes and
calculate hashtable size based on entries capacity, not size

Merge branch 'rtlil_remove2_speedup' of https://github.com/kc8apf/yosys

More clang sanitizer stuff

rtlil: Improve performance of SigSpec::extract(SigSpec, SigSpec*)

Converting to a pool<SigBit> is fairly expensive due to inserts somewhat
frequently causing rehashing.  Instead, walk through the pattern SigSpec
directly on a chunk-by-chunk basis and apply it to this SigSpec's
individual bits.  Using chunks for the pattern minimizes the number of
iterations in the outer loop.

rtlil: speed up SigSpec::sort_and_unify()

std::set<> internally is often a red-black tree which is fairly
expensive to create but fast to lookup.  In the case of
sort_and_unify(), a set<> is constructed as a temporary object to
attempt to speed up lookups.  Being a temporarily, however, the cost of
creation far outweights the lookup improvement and is a net performance
loss.  Instead, sort the vector<> that already exists and then apply
std::unique().

rtlil: improve performance of SigSpec::replace(SigSpec, SigSpec, SigSpec*)

genrtlil: avoid converting SigSpec to set<SigBit> when going through removeSignalFromCaseTree()

rtlil: improve performance of SigSpec::remove2(SigSpec, SigSpec*)

Meaningless coding style change

Merge branch 'rtlil_remove2_speedup' of https://github.com/kc8apf/yosys

Addedd clang sanitizers

rtlil: rewrite remove2() to avoid copying

rtlil: duplicate remove2() for std::set<>

rtlil: change IdString comparison operators to take references instead of copies

Added "equiv_struct -fwonly"

Bugfixes in equiv_struct

Added "submod -copy"

Added "write_blif -cname" mode

Added "equiv_struct -maxiter <N>"

Added "equiv_add -try" mode

Fixed "splitnets -ports" for hierarchical designs

Re-run ice40_opt in "synth_ice40 -abc2"

Improvements in ice40_opt

Bugfix in ice40_ffinit

Improved ice40_ffinit

Run opt_const before check in default scripts

Added %R select expression

Various improvements in BLIF front-end

Added yosys-smtbmc -S

Merge pull request #110 from scanlime/master

Trivial changes to fix Mac OS build

Mac build fix, gsed -> sed

Homebrew is calling its GNU sed just 'sed' now.

Remove nonportable "-r" option from xargs

On Linux, this avoids an empty "rm -f" call when there's nothing to clean. But it isn't portable, and it causes the build to fail on Mac OS. It doesn't seem to be harmful to remove this option entirely, and it's a step toward fixing the Mac build.

Added "synth_ice40 -abc2"

Merge pull request #108 from cseed/master

Added LO to ICESTORM_LC for LUT cascade route.

Added LO to ICESTORM_LC for LUT cascade route.

Improved proc_mux performance for huge always blocks

Added default values for hashlib at() methods

Re-added SigMap::allbits()

Added tests/simple/graphtest.v