Reorganize examples folder

PureSimulable

ASMI simulation models

wishbone: base TargetModel class

bus/wishbone: target model

bus/wishbone/Tap: remove ack feature

examples/dataflow: only import nx when needed

flow/network: refactor graph

flow/ala: fix typo

actorlib: WB writer simulation OK

actorlib: WB reader simulation OK

Use super() instead of calling parent constructors directly

actorlib/sim: use set instead of list to represent active transactions

actorlib: generator-based generic simulation actor

sim: multiread/multiwrite

corelogic/record: better repr

examples/fir: print Verilog source

examples/fir: plot input and output signals

flow: generic parameter passing to Actor from sequential/pipelined

flow: fix actor repr

flow: refactor scheduling models

bank/description: pad unaligned multi-word registers at the top

Add LICENSE file

bus/wishbone2asmi: fix cache tag size

asmi: dat_wm high to disable data write

bus/asmibus/hub: hack to prevent comb loops

fhdl/verilog: add option to display which comb blocks are run

This is a debug hack to help find combinatorial loops in designs.

sim: pass extra keyword arguments to Verilog converter

fhdl: support len() on signals

bank/csrgen: allow specifying existing CSR interface

fhdl: phase out pads

vpi: delete merged Icarus Verilog patch

fhdl/verilog: do not attempt to initialize instance and mem output signals

bus/dfi: reset active low signals to 1

sim/proxy: support lists

fhdl/verilog: initialize internal read-only signals with their reset values

corelogic/roundrobin: handle correctly special case with 1 request source

bus/asmicon: initiator

sim: proxy

Update copyright notices

corelogic/fsm: typo

corelogic/fsm: delayed enters

corelogic/roundrobin: CE switching

corelogic: convert timeline to function and move to misc

bus/asmibus/hub: require finalization before get_slots

fhdl: export log2_int

setup.py: simplify

Signed-off-by: Alain Péteut <alain.peteut@yahoo.com>

doc: more examples and comments

doc: cosmetic changes (thanks sh4rm4 for reporting typos)

doc: use script font

doc: simulation

doc: cosmetic changes (thanks rofl0r for reporting typos)

doc: add logo

doc: switch to sphinx

examples: FIR filter simulation

fhdl: handle negative constants correctly

examples: remove outdated wb_intercon simulation

vpi: support extra include directories

gitignore: update

bus: generic transaction model

vpi: patch for Icarus Verilog

examples: small cleanup

sim: fix zero encoding

sim: fix message debug formatting

sim: make initialization cycle optional (selectable by function attribute)

sim: memory access

fhdl: register memory objects with namespace

sim: support for signed numbers

fhdl/verilog: fix signed constant conversion

vpi: install target

sim: VCD generation

sim: clean startup/shutdown

sim: remove temporary files and socket

fhdl/namer: do not reference objects with __del__ methods to avoid uncollectable cycles

sim: remove default sockaddr

fhdl: add simulation functions in fragment

sim: basic functionality working

sim: signal writes working

sim: cleanups

sim: signal reads working

sim: compile VPI module

sim: two way IPC working

sim: IPC module (lacks str/int encoding)

README: clarify license

bus/dfi: fix multiphase naming

bank/csrgen: fix RE generation

bank: add RE signal for registers made of fields

bus: add interconnect statements function

fhdl: check we pass BV to signals

fhdl/verilog: properly connect instance inouts

fhdl: support forwarding of bidirectional signals from instance ports

bus/dfi: filter signals by direction

bank: omit device write register when access_bus==READ_ONLY and access_dev==WRITE_ONLY

bus: add DFI

bank/csrgen: use new bus API

bus: fix simple interconnect

bus: simplify and cleanup

Unify slave and master interfaces
Remove signal direction suffixes
Generic simple interconnect
Wishbone point-to-point interconnect
Description filter (get_name)
Misc cleanups

bus/asmibus/hub: forward data and tag_call

Use double quotes for all strings

bus/wishbone2asmi: cache hits working