Fixed use of frozen literals in SatGen

Strictly zero-extend unsigned A-inputs of shift operations in techmap

Added techmap -max_iter option

Improved techmap of shift with wide B inputs

Strictly zero-extend unsigned A-inputs of shift operations

Switched to EZMINISAT_SIMPSOLVER as default SAT solver

Include id2ast pointers when dumping AST

Fixed merging of compatible wire decls in AST frontend

Bugfix in recursive AST simplification

fixed freduce for Minisat::SimpSolver: use frozen_literal()

ezSAT: Added frozen_literal() API

ezSAT: Fixed handling of eliminated Literals, added auto-freeze for expressions

Added ezSAT::eliminated API to help the SAT solver remember eliminated variables

ezSAT bugfix: don't call virtual methods in base class constructor

Removed ezSAT::assumed() API

Removed ezSAT built-in brute-froce solver

Fixed vhdl2verilog temp dir name

Fixed vhdl2verilog help message

Fixed const folding of $bu0 cells

Fixed bit-extending in $mux argument (use $bu0 instead of $pos)

Added support for $bu0 to SatGen

Don't blow up constants unneccessarily in Verilog frontend

Added support for Minisat::SimpSolver + ezSAT frezze() API

Fixed small memory leak in Pass::call()

Fixed bug in generation of undefs for $memwr MUXes

Fixed bug (typo) in passes/opt/opt_const.cc

Added $lut support to blif backend (by user eddiehung from reddit)

Added ezMiniSat EZMINISAT_INCREMENTAL compile-time option

Made MiniSat solver backend configurable in ezminisat.h

Added workaround for vhdl-style edge triggers from vhdl2verilog to proc_arst

Added vhdl2verilog

Progress in presentation

Better handling of nameDef and nameRef in edif backend

Fixed instantiating multi-bit ports in edif backend

Use private namespace in mem_simple_4x1_map

Added tests/techmap/mem_simple_4x1

Renamed "write_blif -subckt" to "write_blif -icells" and added -gates and -param

Progress in presentation

Progress in presentation

Added _TECHMAP_REPLACE_ feature to techmap

Added "extract -ignore_parameters" and "extract -ignore_param ..."

Added "extract -map %<design_name>"

Added "design -push" and "design -pop"

Progress in presentation

Added connwrappers command

Cleanups in handling of read_verilog -defer and -icells

Progress in presentation

Added vcd2txt.pl and txt2tikztiming.py (tests/tools/...)

Merge branch 'master' of github.com:cliffordwolf/yosys

Progress in presentation

Added techmap support for _TECHMAP_CONNMAP_*_

Added "sat -dump_cnf"

Coding style corrections in SatHelper::dump_model_to_vcd()

Improved non-verbose ezSAT::printDIMACS() format

Added "sat -initsteps"

Added Verilog support for "`default_nettype none"

Renamed "sat -dump_fail_to_vcd" to "sat -dump_vcd" and some minor cleanups

Added "-dump_fail_to_vcd" argument to SAT solver

Progress in presentation

Better preserve wires when flattening (in comparison to techmap)

Progress in presentation

Added some additional checks to techmap

Added CONSTMSK and CONSTVAL feature to techmap

Fixed handling of "keep" attribute on wires in opt_clean

Added a warning note about error reporting to read_verilog help message

Progress in presentation

Fixed use of selection in splitnets command

Added recursion support to techmap

Progress in presentation

Progress in presentation

Improved support for constant functions

Now we are in Yoys 0.2.0+ development

Tagging Yoys 0.2.0

Added != support for relational select pattern

Added iopadmap -bits

Added ff and latch support to read_liberty

Bugfix in expression parser of read_liberty

Fixed dfflibmap for cell libraries with no set-reset-ff

Correctly convert constants to RTLIL (fixed undef handling)

Added frontend (-f) option to autotest.sh

Fixed opt_const handling of double invert with non-1 output width

Added liberty frontend

Be more conservative with new const-function code

Added support for FOR loops in function calls in parameters

Created basic support for function calls in parameter values

Added abc -keepff option

updated default ABC command strings

Updated ABC

Implemented read_verilog -defer

Removed double blanks in ABC default command sequences

Merge branch 'master' of github.com:cliffordwolf/yosys

Updated ABC and some related changes

Merge pull request #26 from ahmedirfan1983/btor

Btor

Merge branch 'master' of github.com:cliffordwolf/yosys

Added support for functions returning integer

modified btor synthesis script for correct use of splice command.

Disabled "abc -dff" in "make test" for now (waiting for scorr bugfix in ABC)

Updated ABC to rev e97a6e1d59b9

renamed ilang "scope error" to "ilang error"

disabling splice command in the script